雙精度64位浮點乘法運算單元的設(shè)計與實現(xiàn).pdf

1、在浮點運算中,乘法運算效率直接決定處理器的主頻,同時乘法運算又以整數(shù)加法運算為基礎(chǔ)。因此設(shè)計一種執(zhí)行效率較高的整數(shù)加法結(jié)構(gòu)和浮點乘法結(jié)構(gòu)對處理器性能的提高可以起到很重要的作用。本文分析了當(dāng)前各種整數(shù)加法算法,包括行波進位加法、超前進位加法、進位選擇加法等,提出了一種以半加器為基礎(chǔ)的整數(shù)加法算法——桶形整數(shù)加法算法,著重討論了算法的基本原理,詳細(xì)分析了算法的時間、面積復(fù)雜度,并通過FPGA對算法進行了仿真驗證,最后在速度、面積上與傳統(tǒng)整數(shù)

2、加法器進行了分析比較,證明了桶形整數(shù)加法器具備了較快的運行速度,并且在高位加法上優(yōu)勢明顯,為后面浮點乘法器的設(shè)計打下了良好的基礎(chǔ)。在浮點乘法算法方面,本文通過對古印度Vedic乘法的研究,提出了將其應(yīng)用到二進制整數(shù)乘法的設(shè)計中,詳細(xì)闡述了基于Vedic二進制整數(shù)乘法的原理,并在部分積壓縮與最后累加階段引入桶形整數(shù)加法器,以提高求和的速度。針對IEEE-754浮點格式標(biāo)準(zhǔn),提出了基于Vedic算法的雙精度浮點乘法運算的實現(xiàn)方案;采用Ver