雙精度64位浮點(diǎn)乘法運(yùn)算單元的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在浮點(diǎn)運(yùn)算中,乘法運(yùn)算效率直接決定處理器的主頻,同時(shí)乘法運(yùn)算又以整數(shù)加法運(yùn)算為基礎(chǔ)。因此設(shè)計(jì)一種執(zhí)行效率較高的整數(shù)加法結(jié)構(gòu)和浮點(diǎn)乘法結(jié)構(gòu)對(duì)處理器性能的提高可以起到很重要的作用。本文分析了當(dāng)前各種整數(shù)加法算法,包括行波進(jìn)位加法、超前進(jìn)位加法、進(jìn)位選擇加法等,提出了一種以半加器為基礎(chǔ)的整數(shù)加法算法——桶形整數(shù)加法算法,著重討論了算法的基本原理,詳細(xì)分析了算法的時(shí)間、面積復(fù)雜度,并通過FPGA對(duì)算法進(jìn)行了仿真驗(yàn)證,最后在速度、面積上與傳統(tǒng)整數(shù)

2、加法器進(jìn)行了分析比較,證明了桶形整數(shù)加法器具備了較快的運(yùn)行速度,并且在高位加法上優(yōu)勢(shì)明顯,為后面浮點(diǎn)乘法器的設(shè)計(jì)打下了良好的基礎(chǔ)。在浮點(diǎn)乘法算法方面,本文通過對(duì)古印度Vedic乘法的研究,提出了將其應(yīng)用到二進(jìn)制整數(shù)乘法的設(shè)計(jì)中,詳細(xì)闡述了基于Vedic二進(jìn)制整數(shù)乘法的原理,并在部分積壓縮與最后累加階段引入桶形整數(shù)加法器,以提高求和的速度。針對(duì)IEEE-754浮點(diǎn)格式標(biāo)準(zhǔn),提出了基于Vedic算法的雙精度浮點(diǎn)乘法運(yùn)算的實(shí)現(xiàn)方案;采用Ver