64位高性能浮點運算單元的設(shè)計與驗證.pdf

1、 本文提出一種64位雙精度浮點運算單元的設(shè)計實現(xiàn)方法，從使用頻率最高的浮點加減法運算為切入點，提出一種新穎的雙精度浮點加法器結(jié)構(gòu)。該結(jié)構(gòu)使用優(yōu)化的數(shù)據(jù)通路劃分方法，將浮點運算分成兩條數(shù)據(jù)通路即N-path和R-path，使得N-path避免了舍入處理、R-path避免了對結(jié)果符號的處理，從而大大簡化了電路結(jié)構(gòu)。 本文從理論的角度分析和制定了加法器的結(jié)構(gòu)和性能，給出了各算法的理論基礎(chǔ)和數(shù)學證明；并采用邏輯級的概念對其進行了時延分析和

2、流水線結(jié)構(gòu)制定；采用模塊化設(shè)計的思想對其結(jié)構(gòu)進行了模塊劃分，對今后的改進和重構(gòu)奠定了重要基礎(chǔ)。 本設(shè)計使用Verilog硬件描述語言對其進行了RTL級建模，使用Synopsys的VCS工具進行仿真驗證，并用Design Compiler工具進行了邏輯綜合，結(jié)果表明該設(shè)計能達到220Mhz的頻率，和同類設(shè)計相比，證明應用這些算法有效的提高了加法器的性能。 最后，本文針對浮點乘法運算，分析了浮點乘法器設(shè)計中的難點和重點，為今后的研究