基于vhdl秒表設計說明書

1、EDA設計論文題目基于VHDL秒表設計學院信息科學與工程學院專業(yè)電子信息工程班級XXXXXX學號XXXXXX姓名XXXXXX指導教師XXXXXX職稱講師2011年12月21日3與結(jié)構無關、多平臺完全集成化豐富的設計庫、模塊化工具、支持多種硬件描述語言及有多種高級編程語言接口等特點。QuartusII是Altera公司推出的CPLDFPGA開發(fā)工具，QuartusII提供了完全集成且與電路結(jié)構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，

2、包括：可利用原理圖、結(jié)構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件；芯片平面布局連線編輯；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時時序分析與關鍵路徑延時分析；可使用SignalTapII邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設計流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標準

3、的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。3、QuartusII軟件設計流程（1)打開QuartusII軟件。（2)選擇路徑。注意：工作目錄名不能有中文。（3)添加設計文件。（4)選擇FPGA器件。Family選擇Cyclone，240，8。（5)建立原理圖或用VHDL語言描述設計電路。（6)對原理圖或用VHDL語言進行編譯，無誤后進行添加信號。（