基于BDD的雙邏輯功耗優(yōu)化技術(shù).pdf

1、隨著集成電路芯片規(guī)模和工作頻率的增大以及提高，使得芯片功耗迅速地增大。而功耗的增大將給芯片的散熱和封裝帶來(lái)了很大的困難，且導(dǎo)致器件的可靠性和穩(wěn)定性下降。因此，低功耗的研究是極為必要的。
　　目前，所有的設(shè)計(jì)方法幾乎均基于采用“與”、“或”、“非”運(yùn)算集為基礎(chǔ)的布爾（Boolean)邏輯(“與非/與非”、“或非/或非”則為派生運(yùn)算集)，可稱之為傳統(tǒng)布爾(Traditional Boolean，TB)邏輯。幾乎所有EDA工具也是基于

2、TB邏輯進(jìn)行綜合優(yōu)化。可以認(rèn)為，當(dāng)今集成電路設(shè)計(jì)所面臨的挑戰(zhàn)部分原因是由于TB邏輯本身的局限性所造成的，用傳統(tǒng)布爾邏輯發(fā)展而來(lái)的EDA工具解決目前所面臨的挑戰(zhàn)，有一定的局限性。是以在集成電路設(shè)計(jì)理論中，方法非常需要有新突破。邏輯級(jí)是集成電路設(shè)計(jì)中RTL級(jí)和物理級(jí)聯(lián)結(jié)的關(guān)鍵一級(jí)。EDA的研究歷史表明，邏輯級(jí)上的設(shè)計(jì)突破常?？梢詫?dǎo)致新的設(shè)計(jì)理論和方法的產(chǎn)生。而邏輯函數(shù)還能夠用基于與/異或，或者或/同或(AND/XOR，OR/XNOR)的Re

3、ed-Muller(RM)邏輯來(lái)實(shí)現(xiàn)。與傳統(tǒng)布爾邏輯相比，對(duì)于某些電路(如奇偶校驗(yàn)電路、運(yùn)算電路等)，采用RM邏輯實(shí)現(xiàn)往往具有更好的可測(cè)試性，且需要的門數(shù)和內(nèi)部連接更少，從而在功耗優(yōu)化方面具有潛在的優(yōu)勢(shì)。然而，對(duì)于任一邏輯函數(shù)，用單一的TB邏輯或RM邏輯實(shí)現(xiàn)往往很難保證獲得更大程度的功耗優(yōu)化。而一部分用TB邏輯實(shí)現(xiàn)，另一部分用 RM邏輯實(shí)現(xiàn)可獲得更好的功耗優(yōu)化。故人們提出了采用TB邏輯和RM邏輯兩種邏輯組成的所謂雙邏輯來(lái)實(shí)現(xiàn)電路優(yōu)化的思