新型槽柵低阻LDMOS設(shè)計(jì).pdf

1、如何緩解功率LDMOS（Lateral Double-diffusion Metal Oxide Semiconducor）耐壓與比導(dǎo)通電阻之間的矛盾關(guān)系，一直是業(yè)界研究的熱點(diǎn)問(wèn)題。槽柵作為一種能夠有效提升器件性能的結(jié)構(gòu)，廣泛應(yīng)用于功率 LDMOS的結(jié)構(gòu)設(shè)計(jì)中。本文在槽柵技術(shù)的基礎(chǔ)上，致力于在器件耐壓和比導(dǎo)通電阻之間取得更好的折中，提出了不同耐壓級(jí)別的新型槽柵LDMOS結(jié)構(gòu)。
　　本研究主要內(nèi)容包括：⑴100V級(jí)別具有延伸柵的SO

2、I LDMOS器件(Extended Trench Gate Silocon-On-Insulator，ETG SOI LDMOS）。在P-body區(qū)為三柵結(jié)構(gòu)，有效提高器件的溝道寬度，降低溝道電阻。延伸柵、二氧化硅槽和漂移區(qū)之間組成的電容并在導(dǎo)通狀態(tài)下形成多子積累層和阻斷狀態(tài)下對(duì)漂移區(qū)輔助耗盡而提高漂移區(qū)摻雜濃度，有效降低了漂移區(qū)電阻。仿真結(jié)果，ETG SOI LDMOS耐壓BV=94V，比導(dǎo)通電阻Ron,sp=0.34 mΩ?cm2

3、，在幾乎相同的耐壓下，相比于Con（Conventional） SOI LDMOS和 SJ(Super Junction) SOI LDMOS，其比導(dǎo)通電阻分別下降了67.8％和54.7%，器件在耐壓和比導(dǎo)通電阻之間獲得更好的折中。⑵200V級(jí)具有N型埋層（NBL-N Buride Layer）和槽柵槽漏（TGTD-Trench Gate Trench Drain）的SOI LDMOS(NBL TGTD SOI LDMOS)。槽柵與槽漏

4、的結(jié)構(gòu)組合極大的減小了漂移區(qū)的電流路徑長(zhǎng)度，擴(kuò)展了漂移區(qū)的導(dǎo)電面積，有效降低了器件電阻。N型埋層能夠提高埋氧層內(nèi)電場(chǎng)，同時(shí)優(yōu)化電場(chǎng)橫向分布，提高了器件耐壓。仿真結(jié)果，NBL TG LDMOS耐壓 BV=221V，比導(dǎo)通電阻 Ron,sp=3.0 mΩ?cm2，相比于常規(guī) TG SOI LDMOS，耐壓提高了15%，比導(dǎo)通電阻下降了36%。⑶700V級(jí)別具有 P型埋層（PBL-P Buride Layer）的槽柵(TG-Trench Ga

5、te)LDMOS結(jié)構(gòu)(PBL TG LDMOS)。槽柵不僅在導(dǎo)通狀態(tài)下優(yōu)化電流路徑，而且阻斷狀態(tài)下調(diào)制電場(chǎng)分布，并輔助耗盡漂移區(qū)。P型埋層在阻斷狀態(tài)下優(yōu)化器件電場(chǎng)分布，防止槽柵末端發(fā)生提前擊穿；同時(shí)輔助耗盡漂移區(qū)而提高漂移區(qū)摻雜濃度。槽柵和 P型埋層的有效組合，使得器件在耐壓和比導(dǎo)通電阻兩方面性能均得以提升。仿真結(jié)果，PBLTG LDMOS耐壓BV=775V，比導(dǎo)通電阻Ron,sp=119 mΩcm2，在相同的器件尺寸下，與Con LD