10-bit高精度低功耗SAR ADC設計研究.pdf

1、逐次逼近型ADC，簡稱SAR(Successive-Approximation-Register)ADC，是一種具有中等轉換精度(8bit-16bit)，中等采樣速度（轉換速率一般情況下低于5MS/s）的結構，然而在CMOS制造工藝下，卻能夠保證較低功耗和較小的芯片面積。同高精度的∑-△型，或是高速的FLASH型相比較而言，SAR在速度、精度、功耗和價格各方面具有著綜合優(yōu)勢，因此其具有更廣泛的應用范圍。
　　近些年來，極低電壓電路

2、設計以其極低的功耗而吸引了大量的注意力，并將廣泛運用于無線傳感器網絡。SAR-ADC可以達到速度和精度的合理折衷，其成為適合應用在對速度要求不高卻需要滿足低功耗要求，和高精度信號處理應用的最佳方案。
　　因此本次課題為“10-bit高精度低功耗SAR ADC設計研究”，主要研究如何通過改進提高轉換精度，減小電容失配，增加SAR的有效位數，并不斷降低功耗，減小芯片面積。
　　本文設計完成了一個10bit電荷定標型SAR-ADC

3、，并主要完成了對其系統(tǒng)核心部分開關電容DAC部分的精度和功耗優(yōu)化。電荷定標型DAC是利用二進制加權電容陣列來實現電荷的再分配，從而完成數字信號到模擬信號的轉換。這種結構可以應用在只有一個參考電壓的情況下，對有極性的輸入電壓進行轉換。但隨著SAR分辨率增大，位數增多，電容值和電容數量呈現指數增加，不僅降低了轉換速度，而且占用了較大的芯片面積，同時電容的失配誤差會引入非線性誤差，影響精度。因此，本文采用改進型電容陣列結構，即分段式電容陣列結

4、構。在分段式結構中，將電容陣列分為高位和低位兩個部分，使得電容數量不再呈現指數倍增長，從而大大減少了電容的數量，減小了版圖面積，同時由于放大器的高增益和負反饋特性，輸入節(jié)點相當于虛地，因此可以消除電容陣列的非線性，并通過由單元電容并聯的方式來得到其他所需的電容值，可以有效的減少由電容失配引起的誤差。
　　同時，對于混合信號集成電路的SOC設計來說，在版圖布局方面，采取了一系列的優(yōu)化方法，如采用共質心對稱布局、模擬數字相互隔離、添加