一種2-bit-cycle的高速低功耗SAR ADC的研究與設計.pdf

1、近幾年，隨著無線通信系統(tǒng)以及以太網的發(fā)展，市場對于高速中等精度低功耗ADC(Analog-to-Digital Converter)的需求越來越大。全并行ADC雖然速度比較快，但是其硬件消耗隨著分辨率的增加呈現(xiàn)指數(shù)增長，因此其一般適用于低分辨率的場合。其他結構的ADC雖然功耗和面積比全并行ADC小，但是依舊難以滿足現(xiàn)代通信系統(tǒng)對于低功耗的要求。SAR ADC的功耗很低，但是其需要N個轉換周期來實現(xiàn)N位分辨率，這一特性限制了其速度。目前市

2、場上SAR ADC產品單通道采樣速度很少能達到上百M。隨著現(xiàn)代工藝技術的發(fā)展，器件尺寸的不斷縮小以及器件速度的不斷提高使得高速SAR ADC成為可能。高速SAR ADC成為時下的研究熱點，國內外很多頂尖團隊均對此展開研究，并且取得了一定的研究成果。許多新型的結構和技術被提出來，比如：異步時鐘，冗余CDAC，多bit每轉換周期（multi-bit/cycle），時間交織SAR ADC，交替比較器結構等等。
　　本研究采用一種新型的2

3、-bit/cycle的SAR ADC結構，每個轉換周期輸出兩位數(shù)字碼，將SAR ADC的轉換速度提高將近一倍。利用分段電容結構來減少電容數(shù)量，從而降低面積和功耗。電容分裂技術（split cap）的使用減少了共模電壓在版圖上的走線面積。柵壓自舉開關不僅提高了開關線性度，減小了ADC的諧波失真，而且消除了電荷注入效應，提高了采樣速度。本課題摒棄了傳統(tǒng)的雙尾型比較器，運用了改進后的新型雙尾型比較器。和傳統(tǒng)的雙尾型比較器相比，新型雙尾型比較器

4、對于時序的要求大大降低，不僅能夠實現(xiàn)高速比較，而且降低了噪聲和失調。自校準技術不僅結構簡單，而且功耗很低，因為其不需要靜態(tài)直流電流。異步邏輯的使用減少了時間冗余，提高了時間利用率，從而使得ADC可以實現(xiàn)更高的轉換速度。共質心的版圖結構減小了系統(tǒng)失配?；赟MIC55nm工藝和1.2V電源電壓完成了一個全差分2-bit/cycle SAR ADC的整體設計與仿真，其共模電壓為0.9V，差分輸入電壓范圍為-400mV~400mV。在500M