基于55nm工藝的16bit SAR ADC研究與設(shè)計(jì).pdf

1、隨著科學(xué)技術(shù)的不斷發(fā)展，很多由模擬方式來實(shí)現(xiàn)功能的模塊都逐漸轉(zhuǎn)換為數(shù)字的方式實(shí)現(xiàn)，因此必須通過模數(shù)轉(zhuǎn)換器(ADC)將模擬量轉(zhuǎn)換為數(shù)字量。除此之外，在電池供電設(shè)備、數(shù)據(jù)采集系統(tǒng)、醫(yī)療儀器以及地震數(shù)據(jù)采集系統(tǒng)等設(shè)備中需要對(duì)相關(guān)的模擬信號(hào)進(jìn)行精確的處理，因此市場對(duì)高精度ADC的需求不斷增加。與其他類型的ADC相比，16 bit逐次逼近型ADC（SAR ADC）具有很大的優(yōu)勢，其在功耗、轉(zhuǎn)換精度以及設(shè)計(jì)復(fù)雜度之間的存在良好的折中，被應(yīng)用于越來越

2、多的領(lǐng)域。本文基于55nm CMOS工藝的基礎(chǔ)上，設(shè)計(jì)了一款16 bit高精度SAR ADC。
　　首先，應(yīng)用Matlab軟件對(duì)本文提出的16 bit SAR ADC進(jìn)行系統(tǒng)建模仿真，驗(yàn)證了結(jié)構(gòu)的正確性。行為級(jí)建模仿真是在較為理想的條件下的建模，實(shí)際上 SAR ADC中存在著一些非理想因素，因此要將這些非理想因素加入到SAR ADC的行為級(jí)模型中。主要包含DAC中電容陣列失配和kT/C噪聲，前置放大電路和可再生鎖存器的失調(diào)電壓以及

3、等效輸入噪聲的影響等。將這些非理想部分加入到 SAR ADC行為級(jí)模型中進(jìn)行仿真驗(yàn)證，得到系統(tǒng)對(duì)各個(gè)非理想因素的容忍范圍，用來幫助確定一些模塊的設(shè)計(jì)指標(biāo)。
　　其次，本文針對(duì)SAR ADC中的各個(gè)模塊逐個(gè)進(jìn)行了分析與設(shè)計(jì)，主要包括基準(zhǔn)模塊、高精度比較器模塊、DAC電容陣列、開關(guān)模塊以及數(shù)字邏輯模塊。其中，為實(shí)現(xiàn)高精度的比較器，本文采用的結(jié)構(gòu)為三級(jí)前置放大電路加可再生鎖存比較器，來提高比較器的比較精度；將“Split ADC”的校正

4、技術(shù)加入到SAR ADC的設(shè)計(jì)中，來減小電容的失配；線性度是很關(guān)鍵的問題，因此采用可以固定柵壓的自舉開關(guān)技術(shù)，改善采樣的線性度問題。
　　最后，基于55nm CMOS工藝對(duì)本所文設(shè)計(jì)的16 bit SAR ADC進(jìn)行電路級(jí)仿真。仿真結(jié)果表明，采樣頻率為250 KHz SAR ADC的SNR為91.8 dB，SFDR為116.3 dB，ENOB為14.96 bit，其中SNR、SFDR、ENOB分別表示為ADC的信號(hào)噪聲比、無雜散動(dòng)