SAR ADC的研究及芯片設計與驗證.pdf

1、隨著芯片設計的集成度日益增高，片上系統(tǒng)(SoC: System on Chip)越發(fā)廣泛應用在許多領域。在一個成熟的SoC中，其中有些部分處理模擬信號，而另一些部分處理數(shù)字信號，這就意味著兩種信號間必須有來回轉換的渠道。模數(shù)轉換器(ADC: Analog to DigitalConverter)的功能就是把模擬信號轉換為數(shù)字信號，以進行后續(xù)的數(shù)字信號處理。
　　本文設計了兩個應用在不同場合下的不同性能的逐次逼近型ADC(SAR A

2、DC:Successive Approximation Register ADC)。其中1.2V供電、采樣頻率為10MS/s的10-bit的SAR ADC可用于射頻接收機的基帶信號處理中;另一個3.3V供電、采樣頻率為2MS/s的12-bit的SAR ADC可用于閉環(huán)系統(tǒng)的加速度計中，作為陀螺儀的一部分。傳統(tǒng)的邏輯算法需要先預置電容陣列，根據(jù)比較器的比較結果，確定電容陣列如何接至參考電平。本文基于電容下極板采樣，采用一種采樣完成后下極板

3、對接的方法，省去電容陣列的預置過程，在第一個比較周期就可以直接得到最高位的比較結果。區(qū)別于傳統(tǒng)算法，本文中提出的方法只需9-bit(11-bit)的數(shù)模轉換器(DAC: Digital to Analog Converter)即可滿足10-bit(12-bit)精度要求的SARADC;其中的DAC陣列采用了分段電容結構，不僅可以節(jié)省芯片的面積，同時還能降低功耗。
　　兩個設計中，芯片均采用GSMC0.13μm1P7M的CMOS工藝

4、制造，10-bit SAR ADC和12-bit SAR ADC的芯片核心面積分別為500μm×360μm和880μm×520μm。
　　10-bit SARADC測試結果表明，在1.2V電壓下可以達到8.45位有效精度，核心部分功耗為0.23mW(采樣頻率10MS/s，信號頻率2MHz)&8.75位有效精度，核心部分功耗為0.22mW(采樣頻率5MS/s，信號頻率1MHz)。滿足接收機項目里對于處理基帶信號中的ADC有效位數(shù)要求