FPGA功耗評估和低功耗結(jié)構(gòu)研究.pdf

1、隨著集成電路工藝進(jìn)入納米尺寸，芯片功耗成為一個(gè)越來越重要的設(shè)計(jì)因素。根據(jù)最新的研究[1]表明，相對專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)，現(xiàn)場可編程門陣列器件(Field-ProgrammableGateArray，F(xiàn)PGA)實(shí)現(xiàn)相同功能電路的動態(tài)功耗是其7～14倍，靜態(tài)功耗是7-58倍。因此，這極大的限制了FPGA在移動設(shè)備，嵌入式領(lǐng)域等功耗嚴(yán)格的場合的應(yīng)用。
　　為了

2、對FPGA進(jìn)行準(zhǔn)確的功耗評估，使得FPGA的結(jié)構(gòu)設(shè)計(jì)人員，CAD流程開發(fā)人員和眾多的應(yīng)用開發(fā)人員更加深入的理解FPGA內(nèi)部的功耗消耗，從而更有利于相關(guān)人員采用各種低功耗措施，本文在功耗模型及評估方面做了探索。在參考了學(xué)術(shù)界常用的功耗模型以及考慮了商用FPGA的電路復(fù)雜性，本文提出了一種結(jié)合開關(guān)級和宏單元的混合功耗模型，該模型針對復(fù)雜的FPGA內(nèi)部邏輯單元，建立了基于跳表延時(shí)，輸出負(fù)載和跳變狀態(tài)三維的查找表，用于計(jì)算其動態(tài)功耗。對于互連/

3、時(shí)鐘線網(wǎng)，采用開關(guān)級的功耗模型。針對復(fù)旦大學(xué)的FDP3芯片，本文根據(jù)上述模型建立了精確的功耗庫。
　　此外，本文搭建了仿真驗(yàn)證平臺。該平臺讀入線網(wǎng)文件，自動生成SPICE網(wǎng)表。并且設(shè)計(jì)了蒙特卡洛波形生成器，用于生成波形激勵(lì)SPICE網(wǎng)表。本文根據(jù)10個(gè)電路SPICE網(wǎng)表仿真與評估軟件的結(jié)果對比，表明上述模型的最大誤差在36％以內(nèi)，平均誤差在17％。
　　此外，為了探索更優(yōu)的低功耗互連結(jié)構(gòu)，本文采用多倫多大學(xué)的VPR軟件，在通