基于時間交替采樣結(jié)構(gòu)的高速ADC系統(tǒng).pdf_第1頁
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文檔簡介

1、電子科技大學碩士學位論文基于時間交替采樣結(jié)構(gòu)的高速ADC系統(tǒng)姓名：黃爭申請學位級別：碩士專業(yè)：信息與通信工程指導教師：管慶20070601AbstractAbstractWithrapiddevelopmentofdigitalcommunicationtechnologies，therequirementofanalogtodi舀talennverterrateissharplyincreasinginmanyapplications

2、AlthoughthespeedofsinglechipADChasaremarkablegrowththeseyearstheprecisionoftheseultrahighspeedADCsstillneedstoimproveTheonlywaycanbreakthroughthespeedbottleneckcausedbytoday’SADCtechnologiCS，istobuildaparallelADCsystemus

3、ingtimeinterleavingtechnologyTimeinterleavingtechnologyistheonlymethodtoobtainaultrahighspeedADCsystemwhososamplerateismultitimesofsingleADCchip’SsampleratewithoutlimitationofinputsignalHoweverbecauseofperfectcooperation

4、neededamongthesubchannels，theparallelADCsystembynaturehassampleorrorsTherearethreemainsampleerrol甚，oneiscausedbythemismatchofsubchannel’Sgainoneiscausedbythemismatchofsub—channel’Soffsetandtheotheriscausedbythemismatchof

5、subsystem’SsampleclockThesegfrorawillbringdistortiontothedi【gl礎(chǔ)zeddataAndthecostwillbetremendousifoneintendtocalibratethe∞mismatches011hardwaresideOneoftheresearchemphasesinthispaperistocalibratetheseeIT0rSinsoftwareAfou

6、rchannelultrahighspeedADCsystembasedontime—interleavingtechnologyisintroducedinthispaperThisADCsystemrealizedthetimeinterleavingtechnologyindigitalways，SOthesystemisflexibleThemaximalsamplerateofthissystemisupto1GSPS，and

7、theprecisionis8bitsTheauthorUSeSaPLLandclockdistributionchiptogeneratethesampleclockneededbytheADCchipsAnduseFPGADSPtoanalyzethedigitalizeddataanddothecalibratejobsARerthecalibration，thesystem’SENOBcanbeyond65bitsInthisp

8、rojecttheauthordesignedanddebuggedthehardwareplatformAnalyzedthedatadigltalizcddataonbothtimeandficquencydomain。StudiedthecalibrationalgodthraonMatlabandfinallyrealizeditontheDSEIntheendtheauthordids咖eevaluationonthissys

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