低功耗設(shè)計(jì)方法

1、低功耗設(shè)計(jì)方法,,內(nèi)容,CMOS電路的功耗來(lái)源影響功耗的因素低功耗設(shè)計(jì)方法工藝級(jí)的優(yōu)化技術(shù)版圖和晶體管級(jí)的優(yōu)化技術(shù)RTL級(jí)和邏輯級(jí)的優(yōu)化技術(shù)系統(tǒng)級(jí)的優(yōu)化技術(shù)采用HDL的低功耗設(shè)計(jì)流程,CMOS電路的功耗來(lái)源,在數(shù)字CMOS電路中，功耗是由三部分構(gòu)成的PTotal=Pdynamic+Pshort+ PleakagePdynamic是電路翻轉(zhuǎn)時(shí)產(chǎn)生的動(dòng)態(tài)功耗Pshort是P管和N管同時(shí)導(dǎo)通時(shí)產(chǎn)生的短路功耗Pleaka

2、ge是由擴(kuò)散區(qū)和襯底之間的反向偏置漏電流引起的靜態(tài)功耗,CMOS電路的功耗來(lái)源,靜態(tài)功耗：CMOS在靜態(tài)時(shí)，P、N管只有一個(gè)導(dǎo)通。由于沒有Vdd到GND的直流通路，所以CMOS靜態(tài)功耗應(yīng)當(dāng)?shù)扔诹恪５趯?shí)際當(dāng)中，由于擴(kuò)散區(qū)和襯底形成的PN結(jié)上存在反向漏電流，產(chǎn)生電路的靜態(tài)功耗。靜態(tài)功耗為： 其中：n為器件個(gè)數(shù),CMOS電路的功耗來(lái)源,動(dòng)態(tài)功耗：CMOS電路在“0”和“1”的跳變過程中，會(huì)形成一條從Vdd通過P管網(wǎng)絡(luò)和負(fù)載電容到

3、地的電流Id對(duì)負(fù)載電容進(jìn)行充電，產(chǎn)生動(dòng)態(tài)功耗Pdynamic：Pdynamic=KCLVdd2f K：?jiǎn)挝粫r(shí)間內(nèi)的平均上跳次數(shù) f ：時(shí)鐘頻率,CMOS電路的功耗來(lái)源,短路功耗：CMOS電路在“0”和“1”的轉(zhuǎn)換過程中，P、N管會(huì)同時(shí)導(dǎo)通，產(chǎn)生一個(gè)由Vdd到VSS窄脈沖電流，由此引起功耗在輸入波形為非理想波形時(shí)，反相器處于輸入波形上升沿和下降沿的瞬間，負(fù)載管和驅(qū)動(dòng)管會(huì)同時(shí)導(dǎo)通而引起功耗,CMOS電路的

4、功耗來(lái)源,通常情況下靜態(tài)功耗占總功耗的1%以下，可以忽略不計(jì)，但如果整個(gè)系統(tǒng)長(zhǎng)時(shí)間處于休眠狀態(tài)，這部分功耗需要進(jìn)行考慮短路功耗在整個(gè)CMOS電路的功耗中只占很小的一部分，對(duì)于轉(zhuǎn)換時(shí)間非常短的電路，Pshort所占的比例可以很小，但對(duì)于一些轉(zhuǎn)換速度較慢的電路Pshort可以占到30%左右，平均大約在10%左右。 一般情況下，動(dòng)態(tài)功耗Pdynamic占整個(gè)功耗的比例大約為70%~90%。 有些文獻(xiàn)將CMOS電路的功耗簡(jiǎn)單的分為兩類：靜

5、態(tài)功耗和動(dòng)態(tài)功耗。,影響功耗的因素,從動(dòng)態(tài)功耗的表達(dá)式可看出，在不影響電路性能，即不降低工作頻率的前提下，功耗主要取決于3個(gè)因素：工作電壓負(fù)載電容開關(guān)活動(dòng)性因此功耗優(yōu)化主要從減小K、CL和Vdd三方面著手。 值得注意的是功耗優(yōu)化是一個(gè)整體，單單考慮某一方面是不夠的。,Pdynamic=KCLVdd2f,影響功耗的因素,電源電壓的選擇：降低電源電壓將使功耗下降但是對(duì)于一定的工藝水平（具有確定的閾值電壓），降低電源電壓將使電路

6、性能下降，當(dāng)電源電壓降低到接近P和N管的閾值電壓之和時(shí)，延遲時(shí)間急劇增大。在較大的電壓下，電路速度幾乎與電源電壓無(wú)關(guān)為提高速度，希望在保證器件可靠性的前提下采用盡可能高的電壓，為降低功耗，又希望選擇盡可能低的電壓。要解決這個(gè)矛盾，可以在一個(gè)芯片內(nèi)采用多種電壓，對(duì)影響速度的關(guān)鍵電路選擇較高的電壓，對(duì)大部分非關(guān)鍵電路則選擇用減低的電壓。,影響功耗的因素,負(fù)載電容：在CMOS電路中電容主要由兩方面構(gòu)成：器件柵電容和節(jié)電電容，它們和器

7、件工藝有關(guān)連線電容改進(jìn)電路結(jié)構(gòu)，減少所需MOS管數(shù)目是減小負(fù)載電容、降低功耗的重要途徑。采用動(dòng)態(tài)CMOS電路可簡(jiǎn)化電路采用互補(bǔ)傳輸晶體管邏輯（CPL），不僅可以簡(jiǎn)化電路，還可提高速度 隨著工藝的發(fā)展，布線電容已經(jīng)超過器件電容為了減小電容，在工藝方面可以選擇小的器件，物理設(shè)計(jì)時(shí)減小連線長(zhǎng)度。,影響功耗的因素,開關(guān)活動(dòng)性在CMOS電路中，功耗和開關(guān)活動(dòng)性息息相關(guān)。若信號(hào)活動(dòng)性為0，即使負(fù)載電容很大，它也不消耗能量開關(guān)活動(dòng)性

8、和數(shù)據(jù)頻率f 以及開關(guān)活動(dòng)率k有關(guān)：f 描述單位時(shí)間內(nèi)信號(hào)到達(dá)節(jié)點(diǎn)的次數(shù)，而活動(dòng)率k則描述到達(dá)節(jié)點(diǎn)時(shí)信號(hào)的翻轉(zhuǎn)幾率 在有些CMOS電路中，偽跳變占據(jù)了相當(dāng)一部分開關(guān)活動(dòng)性，由于此類信號(hào)沒有任何作用，因此它造成系統(tǒng)功耗的白白損失。 為了降低偽跳變帶來(lái)的浪費(fèi)，一種辦法是消除偽跳變的產(chǎn)生，另一辦法是縮短其傳播長(zhǎng)度。,低功耗設(shè)計(jì)方法,低功耗設(shè)計(jì)是一個(gè)系統(tǒng)的問題：必須在設(shè)計(jì)的各個(gè)層次上發(fā)展適當(dāng)?shù)募夹g(shù)綜合應(yīng)用不同的設(shè)計(jì)策略達(dá)到在降低功耗的

9、同時(shí)維持系統(tǒng)性能的目的研究證明在不同設(shè)計(jì)層次上的優(yōu)化工作對(duì)功耗的改善程度是不同的，即設(shè)計(jì)層次越高，改善功耗的程度越大,低功耗設(shè)計(jì)方法,,低功耗設(shè)計(jì)方法,一些低功耗設(shè)計(jì)(Design for Power,DFP) 的基本策略: 權(quán)衡面積和性能, 使用并行、流水化和分布式計(jì)算等方法, 用面積或時(shí)間換取低功耗 關(guān)閉不用的邏輯和時(shí)鐘 使用專用電路代替可編程邏輯 使用規(guī)則的算法和結(jié)構(gòu)，以減少控制負(fù)荷 采用新型的低功耗器件和工藝 以下

10、將自底向上, 對(duì)各層次的功耗設(shè)計(jì)技術(shù)進(jìn)行具體分析和介紹。,工藝級(jí)的優(yōu)化技術(shù),多層金屬布線：使用上層的金屬進(jìn)行全局互連, 可以減小互連電容, 從而減小延遲和功耗。 通過加工技術(shù)的提高減小芯片和封裝的電容,也能改善功耗性能：如采用SOI 技術(shù)、多芯片模塊(MCM )能改善功耗性能。這種方法非常有效但很昂貴, 其發(fā)展是由投資和需求決定的。SOI 技術(shù)能減少寄生電容和體效應(yīng), 從而減小功耗。 由于設(shè)計(jì)工程師不能決定工藝流程, 工藝級(jí)的優(yōu)化

11、通常不包含在DFP 的設(shè)計(jì)方法學(xué)中。,版圖和晶體管級(jí)的優(yōu)化技術(shù),布局布線 互連線的功耗逐漸成為整個(gè)電路功耗的主要部分：深亞微米工藝的結(jié)果過去的布局布線技術(shù)只考慮面積和延時(shí)的因素加入來(lái)自設(shè)計(jì)前端的信號(hào)活動(dòng)信息,可實(shí)現(xiàn)對(duì)功耗的優(yōu)化將連線安排在不同的層面上達(dá)到降低功耗的目的，主要方法包括: 找出翻轉(zhuǎn)活動(dòng)頻繁的結(jié)點(diǎn),把這些結(jié)點(diǎn)安排在容性較小的層面上,如第二層金屬布線層或更高的布線層 翻轉(zhuǎn)活動(dòng)頻繁的結(jié)點(diǎn)連線要盡量的短 把高容性的結(jié)

12、點(diǎn)和總線放在電容較小的層面上 大尺寸器件可采用梳狀和環(huán)形結(jié)構(gòu),減小漏結(jié)電容,版圖和晶體管級(jí)的優(yōu)化技術(shù),時(shí)鐘樹（CLOCK-TREE） 的生成 時(shí)鐘信號(hào)網(wǎng)絡(luò)的電容和頻率都很大,其功耗占了系統(tǒng)的相當(dāng)部分,有些電路可達(dá)40 %在保證時(shí)序約束的條件下,對(duì)時(shí)鐘信號(hào)網(wǎng)絡(luò)的結(jié)構(gòu)、驅(qū)動(dòng)方式進(jìn)行選擇, 并通過緩沖器的插入和尺寸優(yōu)化來(lái)減小功耗另外,在對(duì)同步時(shí)鐘容差分析的基礎(chǔ)上,不再追求時(shí)鐘偏移最小化,而是在保證電路時(shí)序的條件下減小功耗,版圖和晶體管

13、級(jí)的優(yōu)化技術(shù),晶體管尺寸優(yōu)化 晶體管尺寸優(yōu)化的方法與門尺寸優(yōu)化相同已獲得了布局布線后的物理信息,晶體管尺寸優(yōu)化可以進(jìn)一步的降低功耗優(yōu)化器件尺寸有一個(gè)合理選取的問題, 因?yàn)榭偟内厔?shì)是這樣的: 器件尺寸過小，會(huì)造成速度性能惡化 器件尺寸過大，功耗加大而速度改進(jìn)并不明顯,版圖和晶體管級(jí)的優(yōu)化技術(shù),晶體管順序調(diào)整重定序：在門中重新安排晶體管的位置, 以優(yōu)化延遲或功耗如圖所示當(dāng)x 2= 0, x 3= 1, 而x 1從0 變成1

14、 時(shí), 節(jié)點(diǎn)y 和z 的電容分別為Cy、Cz, 都放電當(dāng)x 1 = 0, x 3= 1, x 2 從0 變成1 時(shí), 只有Cy放電如果x 2 比x 1 的開關(guān)活性大, 則應(yīng)像圖中一樣, 使x 2 的p 管更接近輸出y,版圖和晶體管級(jí)的優(yōu)化技術(shù),電路結(jié)構(gòu)的選擇 選用節(jié)省器件數(shù)目的邏輯電路形式：可減少電容傳輸門邏輯的形式比較特殊, 可減少器件, 尤其是PMOS 管的數(shù)目一個(gè)降低功耗的路徑: 即用互補(bǔ)傳輸門邏輯(CPL ) 替代靜

15、態(tài)CMOS 器件例如同樣實(shí)現(xiàn)一個(gè)全加器, 靜態(tài)CMOS 需用40 個(gè)MOS 管, 而互補(bǔ)傳輸門邏輯(CPL ) 只用28個(gè),RTL級(jí)和邏輯級(jí)的優(yōu)化技術(shù),在RTL級(jí)和邏輯門級(jí)電路設(shè)計(jì)和綜合階段，可采用的功耗優(yōu)化技術(shù)主要包括:預(yù)計(jì)算技術(shù)重定時(shí)技術(shù)時(shí)鐘受控技術(shù)路徑平衡技術(shù)工藝映射技術(shù)邏輯分解技術(shù)狀態(tài)分配技術(shù)多級(jí)網(wǎng)絡(luò)優(yōu)化技術(shù)公共表達(dá)式提取技術(shù),門控時(shí)鐘技術(shù),同步設(shè)計(jì)中, 很大一部分功耗來(lái)自時(shí)鐘。時(shí)鐘是唯一在所有時(shí)間都充放電

16、的信號(hào)時(shí)鐘信號(hào)通常要驅(qū)動(dòng)大的時(shí)鐘樹而且, 很多情況下會(huì)引起不必要的門的翻轉(zhuǎn)門控時(shí)鐘(gated clock)技術(shù)：將電路無(wú)計(jì)算任務(wù)的部分的時(shí)鐘停下, 減少無(wú)用功耗,門控時(shí)鐘技術(shù),門控時(shí)鐘方法：根據(jù)現(xiàn)態(tài)和輸入，模塊F 判定電路下一周期是否是空閑周期如果是, 則停掉寄存器R 的時(shí)鐘－>避免下一個(gè)時(shí)鐘周期時(shí), 組合電路的無(wú)用翻轉(zhuǎn)。GCLK就是門控時(shí)鐘信號(hào)。鎖存器L的作用是濾掉功能塊F 可能輸出的毛刺。如果組合電路在關(guān)鍵路徑

17、上, 則F 的加入可能使延遲不能滿足要求。,預(yù)計(jì)算技術(shù),預(yù)計(jì)算設(shè)計(jì)技術(shù)：在邏輯級(jí)實(shí)現(xiàn)的掛起方法加入預(yù)計(jì)算邏輯在一定的輸入條件下,使所有或部分輸入寄存器的負(fù)載無(wú)效,從而降低了功耗。,預(yù)計(jì)算技術(shù),一個(gè)預(yù)計(jì)算比較器的結(jié)構(gòu)：當(dāng)A 與B 的最高位不同時(shí),起預(yù)計(jì)算作用的異或門會(huì)使寄存器2 和寄存器3 無(wú)效,即讓這部分電路掛起;而輸出比較結(jié)果F 由一位比較器(MSB) 輸出。假設(shè)首位輸入的取值為“0”或“1”的幾率是相等的,那么電路被掛起的

18、幾率就是0. 5 ,對(duì)于位數(shù)較多的比較器,功耗降低顯著。,邏輯優(yōu)化設(shè)計(jì),邏輯優(yōu)化設(shè)計(jì)：也叫工藝映射主要目的是減少信號(hào)的翻轉(zhuǎn)活動(dòng)通過將邏輯電路的邏輯功能盡可能的分解,使翻轉(zhuǎn)活動(dòng)最小將翻轉(zhuǎn)活動(dòng)高的結(jié)點(diǎn)隱藏到復(fù)雜的門里,以此來(lái)降低這些結(jié)點(diǎn)的等效電容在不影響電路性能的條件下，邏輯優(yōu)化設(shè)計(jì)可以將功耗減少20 %,(a) 是將邏輯功能用最簡(jiǎn)單的門表示； (b) 是把翻轉(zhuǎn)活動(dòng)高的結(jié)點(diǎn)進(jìn)行隱藏。,時(shí)序調(diào)整( retiming),時(shí)序調(diào)整：在流

19、水化的電路中, 插入新的寄存器，或重新安排寄存器的位置減少門的翻轉(zhuǎn)頻率或減少通過流水線的最長(zhǎng)段延遲,組合邏輯綜合和優(yōu)化,邏輯提取：尋找在邏輯網(wǎng)表中多次重復(fù)出現(xiàn)的表達(dá)式。用這個(gè)表達(dá)式的輸出節(jié)點(diǎn)代替在網(wǎng)表中出現(xiàn)的相同的式子, 達(dá)到節(jié)約面積的目的 提取公因子：在函數(shù)的積之和形式中導(dǎo)出公因子 表達(dá)式替換：利用低有效電容的電路塊代替網(wǎng)表中的電路節(jié)點(diǎn)消除：選擇性地消除網(wǎng)表中的某些節(jié)點(diǎn),路徑平衡技術(shù),路徑平衡：為使某一器件的幾個(gè)輸入信號(hào)同

20、時(shí)到達(dá),而采用的路徑等延遲技術(shù)能大大減少在該器件輸出端產(chǎn)生多余翻轉(zhuǎn)的可能路徑平衡技術(shù)可以在工藝映射前采用,對(duì)邏輯進(jìn)行分解以達(dá)到平衡也可以在工藝映射后采用,對(duì)管腿重新排序分配和插入延時(shí)元件以達(dá)到平衡。,路徑平衡技術(shù),a ,b 同時(shí)到達(dá)的兩信號(hào)；期望信號(hào)X 為一恒0 的輸出圖(a) 所示電路的不平衡,可能造成信號(hào)的毛刺圖(b) 由于路徑平衡而減少這一毛刺,引腳分配,一般情況下,對(duì)于庫(kù)單元功能相同的引腳, 在綜合時(shí)是等價(jià)的 實(shí)際上

21、, 不同引腳的電容、信號(hào)延時(shí)等參數(shù)是不同的引腳分配的基本思想：就是將活動(dòng)因子大的信號(hào)結(jié)點(diǎn)分配到相對(duì)功耗小的引腳上,系統(tǒng)級(jí)的優(yōu)化技術(shù),軟硬件劃分軟硬件劃分是從系統(tǒng)功能的抽象描述(如Ｃ語(yǔ)言)著手,把系統(tǒng)功能分解為硬件和軟件來(lái)實(shí)現(xiàn)對(duì)于一個(gè)系統(tǒng)功能的任務(wù),可通過在微處理器上運(yùn)行軟件來(lái)實(shí)現(xiàn)和通過專用電路實(shí)現(xiàn)比較兩者的功耗得出一個(gè)低功耗的實(shí)現(xiàn)方案軟硬件劃分的技術(shù)處于設(shè)計(jì)的起始階段,給降低功耗帶來(lái)更大的可能,系統(tǒng)級(jí)的優(yōu)化技術(shù),指令級(jí)優(yōu)化包括

22、幾個(gè)方面:指令集提?。簩?duì)于確定的處理器,其每條指令的功耗是一定的,選擇一個(gè)指令集實(shí)現(xiàn)系統(tǒng)功能并功耗最小選擇合理的指令長(zhǎng)度：如16位ｖｓ.32位或可變長(zhǎng)度 ,提高程序的代碼密度,以減少對(duì)存儲(chǔ)器訪問的功耗指令編碼優(yōu)化：通過對(duì)應(yīng)用程序指令的相關(guān)性的統(tǒng)計(jì),對(duì)指令進(jìn)行編碼優(yōu)化,使讀取指令時(shí)總線上的信號(hào)反轉(zhuǎn)最少指令壓縮：存儲(chǔ)器存儲(chǔ)壓縮后的指令,指令將在進(jìn)入處理器前被解壓,系統(tǒng)級(jí)的優(yōu)化技術(shù),電源管理可變電壓技術(shù)：根據(jù)系統(tǒng)的不同工作狀態(tài)對(duì)系統(tǒng)

23、性能的不同要求,動(dòng)態(tài)地改變電壓以最大限度地降低功耗電壓轉(zhuǎn)換電路的功耗和電壓轉(zhuǎn)換時(shí)間對(duì)性能的影響是這項(xiàng)技術(shù)選擇的制約因素多電壓技術(shù)：可變電壓技術(shù)在時(shí)間上改變電壓,而多電壓技術(shù)在空間上使用不同的電壓.根據(jù)系統(tǒng)不同部分的性能要求不同,使其工作于不同的電壓,從而降低系統(tǒng)功耗動(dòng)態(tài)功耗管理：動(dòng)態(tài)功耗管理是一種使系統(tǒng)或系統(tǒng)單元在不工作時(shí)進(jìn)入低功耗的休眠狀態(tài)的控制技術(shù)由于系統(tǒng)在正常工作狀態(tài)和休眠狀態(tài)之間的轉(zhuǎn)換需要時(shí)間,將影響系統(tǒng)性能所以,該

24、技術(shù)的核心就是如何根據(jù)系統(tǒng)的狀態(tài)信息決定系統(tǒng)何時(shí)進(jìn)入低功耗的休眠狀態(tài),系統(tǒng)級(jí)的優(yōu)化技術(shù),Cache低功耗技術(shù)片上cache產(chǎn)生的功耗占據(jù)整個(gè)芯片功耗的很大比例DEC Alpha 21264中的cache的功耗約占芯片功耗的25％ 能量大部分消耗：在標(biāo)簽和數(shù)據(jù)陣列的預(yù)充（precharging）靈敏放大（sensing） 放電,系統(tǒng)級(jí)的優(yōu)化技術(shù),M. Viredaz and D. Wallach, “Power Evaluat

25、ion of a Handheld Computer: A Case Study”,WRL Research Report 2001/1 (HP),peripherals(analog),interfaces,DRAM,processor+ cache,Memory,系統(tǒng)級(jí)的優(yōu)化技術(shù),降低cache動(dòng)態(tài)功耗：降低電路的等效電容－小容量緩沖器在L1 cache和CPU之間增加一個(gè)容量較小的cache，如L0 cache、Filte

26、r cache方案 降低組相聯(lián)cache功耗－避免多余標(biāo)簽比較分階cache：兩個(gè)階段訪問：標(biāo)簽訪問和比較為第一階段。在第二階段只有命中的那一路數(shù)據(jù)被訪問。結(jié)果是降低數(shù)據(jù)路訪問的功耗，但是卻增加了cache訪問延遲。路預(yù)測(cè)cache：在標(biāo)簽訪問前預(yù)測(cè)哪一路可能有被訪問數(shù)據(jù)。如果預(yù)測(cè)正確，標(biāo)簽陣列訪問就不需要了，而訪問延遲相當(dāng)于同樣大小的直接映像cache的訪問延遲。但是如果預(yù)測(cè)失敗，就必須進(jìn)行標(biāo)簽比較，結(jié)果是增加了額外的訪問時(shí)間，

27、相應(yīng)功耗多于傳統(tǒng)組相聯(lián)cache。 代碼壓縮結(jié)構(gòu)：I-cache中存入經(jīng)過壓縮的指令：提高了cache命中率，減少了主存訪問次數(shù)，減少了取指的功耗,系統(tǒng)級(jí)的優(yōu)化技術(shù),降低cache靜態(tài)功耗：門控電源技術(shù)（Gated-Vdd）：當(dāng)SRAM單元沒有被訪問，如果將L點(diǎn)電壓升高，那么VH-VL減小，從而減少亞閾值漏電流。可以在地與L之間插入一個(gè)門控接地NMOS管。當(dāng)單元空閑時(shí)，NMOS關(guān)斷同時(shí)被漏電充電，使電壓升高直到一個(gè)飽和值。,

28、6管SRAM單元,系統(tǒng)級(jí)的優(yōu)化技術(shù),降低cache靜態(tài)功耗：動(dòng)態(tài)重構(gòu)尺寸cache：可以動(dòng)態(tài)分配cache大小以適應(yīng)應(yīng)用程序所需cache容量。當(dāng)尺寸減小時(shí)，采用門控電源技術(shù)關(guān)掉cache中不需要的部分的電源供應(yīng)，從而減少漏電功耗。 cache衰退（cache decay）：當(dāng)cache行進(jìn)入垂死區(qū)（dead period－成功訪問到驅(qū)逐出cache的時(shí)段）時(shí)，關(guān)閉單個(gè)cache行。,系統(tǒng)級(jí)的優(yōu)化技術(shù),總線低功耗設(shè)計(jì)電容大、數(shù)

29、據(jù)傳輸密度高，產(chǎn)生大量功耗總線的低功耗設(shè)計(jì)包括:減小總線上信號(hào)的電壓變化幅度：通常小于1Ｖ對(duì)降低具有特大電容總線的功耗非常有效額外代價(jià)是總線和功能模塊之間的信號(hào)電平的變換電路對(duì)總線進(jìn)行分段控制：根據(jù)總線和功能模塊連接的物理結(jié)構(gòu),在信號(hào)傳輸時(shí),隔斷總線的無(wú)關(guān)部分,從而減小總線的實(shí)際電容,以降低功耗總線數(shù)據(jù)的編碼：使數(shù)據(jù)在總線上傳輸時(shí)引起的電平反轉(zhuǎn)減少(即減小了活動(dòng)因子),系統(tǒng)級(jí)的優(yōu)化技術(shù),合適的總線編碼技術(shù),可以使翻轉(zhuǎn)活動(dòng)

30、最小化：Gray-code ：連續(xù)的兩個(gè)二進(jìn)制數(shù)之間只有一位不同。在總線傳輸連續(xù)變化的數(shù)據(jù)時(shí)(比如地址總線的變化) ,只有一位發(fā)生變化－>總線的翻轉(zhuǎn)活動(dòng)大大減少,從而降低功耗。,通過將這兩種編碼方法應(yīng)用到指令地址總線進(jìn)行比較,結(jié)果是Gray-code 編碼可以將位變化降低,最大達(dá)58 % ,而平均降低也達(dá)到37 %。,系統(tǒng)級(jí)的優(yōu)化技術(shù),其它總線編碼技術(shù)：T0 編碼、自適應(yīng)編碼、BI 編碼等。如圖為T0-C編碼地址連續(xù)則總線

31、編碼保持如果與初始值相同，采用遞增值如果為非連續(xù)值，則采用該值,,系統(tǒng)級(jí)的優(yōu)化技術(shù),各種總線編碼實(shí)現(xiàn)的機(jī)理不同有的需要加標(biāo)志位：T0編碼有的需要對(duì)過去一段時(shí)間的數(shù)據(jù)進(jìn)行特征統(tǒng)計(jì)：Codebook編碼目的是盡量減少總線上的位變化,系統(tǒng)級(jí)的優(yōu)化技術(shù),算法的優(yōu)化可以極大減少操作步驟，從而使功耗降低。例：一個(gè)矢量量化(VQ)算法（壓縮圖像數(shù)據(jù)），VQ編碼有全搜索、樹形搜索和差分-樹形搜索三種算法，下表比較了三種算法的運(yùn)算復(fù)雜性。算

32、法的優(yōu)化可以使運(yùn)算步驟有幾個(gè)數(shù)量級(jí)的減少，因而對(duì)降低功耗有重要作用。,系統(tǒng)級(jí)的優(yōu)化技術(shù),異步邏輯異步邏輯是完全不同于同步設(shè)計(jì)的一種設(shè)計(jì)方法。異步邏輯不采用全局時(shí)鐘而是用握手信號(hào)電路協(xié)調(diào)模塊間的協(xié)作, 不存在時(shí)鐘偏斜問題。單一時(shí)鐘設(shè)計(jì)使得整個(gè)芯片的不同部分都必須應(yīng)用相同頻率的時(shí)鐘, 而系統(tǒng)的有些部分沒有必要用這樣高的頻率, 這也導(dǎo)致功耗增加。異步電路本質(zhì)上是數(shù)據(jù)驅(qū)動(dòng)的, 能最大限度地利用能量。接受較少數(shù)據(jù)的模塊自然能在較低的頻率下工

33、作。,系統(tǒng)級(jí)的優(yōu)化技術(shù),并行處理并行處理是最重要的低功耗措施，主要思想是通過并行設(shè)計(jì)和流水線設(shè)計(jì)兩種并行處理方式提高電路性能，降低電路的功耗。并行設(shè)計(jì)（Parallelism）并行設(shè)計(jì)將數(shù)據(jù)流中一個(gè)功能模塊“復(fù)制”為n個(gè)（n>=2）模塊。這些模塊并行計(jì)算后通過多路選擇器輸出。由于有n個(gè)相同的模塊同時(shí)工作，可以把驅(qū)動(dòng)每個(gè)模塊的時(shí)鐘頻率降低為原頻率的1/n分頻，而電路總的輸出仍然能保持原來(lái)的速度。,并行設(shè)計(jì),并行結(jié)構(gòu)降低功耗的

34、主要原因：在獲得與參考結(jié)構(gòu)相同的計(jì)算速度的前提下,其工作頻率可以降低為原來(lái)的1/ 2 ,同時(shí)電源電壓也可降低。,并行設(shè)計(jì),參考結(jié)構(gòu)：工作頻率為50 MHz ,電源電壓為3. 3 V ,最壞情況下的延遲為20ns。在這種情況下,無(wú)法通過降低電源電壓來(lái)降低功耗,因此并行結(jié)構(gòu)：使頻率降為25 MHz ,這樣最壞情況下的延遲可以達(dá)到40 ns ,而電源電壓通過驗(yàn)證可以降低為1. 8 V ,即為原來(lái)的1/ 1. 83。當(dāng)然由于電路的加倍和

35、外部布線的增加,其等效的電容也要增加為原來(lái)的2. 2 倍?？梢缘贸霾⑿薪Y(jié)構(gòu)功耗與參考結(jié)構(gòu)功耗近似的對(duì)應(yīng)關(guān)系：,并行設(shè)計(jì),并行結(jié)構(gòu)可以采用多個(gè)單元并行,但隨著單元數(shù)的增加會(huì)出現(xiàn)一些問題。首先是芯片面積增大,成本增加其次是布線長(zhǎng)度增加,從而使線電容增加此外電壓的降低受閾值電壓的限制,當(dāng)電壓接近閾值電壓時(shí),延遲退化由于以上問題的影響,并行單元過多反而可能使功耗增加,在設(shè)計(jì)時(shí)要進(jìn)行充分的考慮,使并行的效果達(dá)到最優(yōu)。,流水線設(shè)計(jì)（Pipe

36、line）,另一個(gè)并行處理是采用流水線設(shè)計(jì)：它的基本思想是控制穿過數(shù)據(jù)通路的指令流，以獲得最大的吞吐量（如每秒能處理的指令數(shù)），從而提高電路性能。流水線把指令劃分成多個(gè)步驟，充分利用數(shù)據(jù)流通路子模塊的每個(gè)時(shí)鐘周期，并行處理多條指令，以最大限度地發(fā)揮電路的潛能。,流水線設(shè)計(jì),電路的工作頻率沒有改變,但每一級(jí)的電路減少,這樣在滿足最壞20 ns 延遲(50 MHz) 的條件下,電源電壓可以由3. 3 V 降到1. 8 V ,減少為原來(lái)的

37、1/ 1. 83。由于加入了流水線寄存器,等效電容變?yōu)樵瓉?lái)的1. 2 倍。其功耗的估算公式如下:可見采用流水線結(jié)構(gòu)也可以顯著地降低功耗。,并行處理,如果將流水線設(shè)計(jì)和并行設(shè)計(jì)相結(jié)合，可以使功耗進(jìn)一步減小。,功耗優(yōu)化和分析工具,用于功耗設(shè)計(jì)的EDA軟件主要用于三個(gè)方面：建立功耗模型、功耗優(yōu)化、功耗分析。功耗優(yōu)化工具可以對(duì)電路進(jìn)行適當(dāng)?shù)男薷?，在保證完成原來(lái)功能的前提下，降低電路的功耗；功耗分析是根據(jù)從電路模型中提取的參數(shù)來(lái)估算電