基于多電壓的SoC低功耗設(shè)計方法研究.pdf

1、隨著集成電路制造工藝的快速發(fā)展和便攜式產(chǎn)品的廣泛應(yīng)用，S℃的設(shè)計規(guī)模和復(fù)雜度不斷增長，使得芯片的功耗急劇增加，導(dǎo)致芯片發(fā)熱量增加和可靠性的下降，并降低了便攜式設(shè)備的電池使用時間。功耗已成為SoC設(shè)計者所面臨的首要問題之一。多電壓設(shè)計是近年來提出的一種新的物理級功耗優(yōu)化方法，被認(rèn)為是應(yīng)對今后SoC功耗挑戰(zhàn)最有效也最有前途的方法之一，但同時對電路的時序、結(jié)構(gòu)及后續(xù)的布局布線等產(chǎn)生重大影響，這給原有的芯片設(shè)計增加了極大的復(fù)雜性。
　　本

2、文針對基于多電壓的SoC低功耗設(shè)計方法，從布圖規(guī)劃、多電壓的分配、電壓島構(gòu)建、線長優(yōu)化和電壓降優(yōu)化等方面開展研究，提出了若干較有效的優(yōu)化設(shè)計算法，并采用標(biāo)準(zhǔn)的MCNC和GSRC電路進(jìn)行測試。論文的研究工作主要包括以下幾個部分：
　　1.快速有效的布圖規(guī)劃算法是實現(xiàn)多電壓設(shè)計方法的前提。針對面向軟模塊固定邊框布圖問題，基于NPE表示，提出一種基于形狀曲線相加算法和插值技術(shù)的方法來獲得其最優(yōu)的布圖實現(xiàn)；針對軟模塊布圖苛刻的固定邊框約束

3、，提出一種基于IAD算子的后布圖優(yōu)化方法對SA所得布圖解進(jìn)行后優(yōu)化。實驗結(jié)果表明所提出方法不僅可實現(xiàn)100％的布圖成功率，同時可獲得極低的空白面積率和較優(yōu)的線長。
　　2.針對當(dāng)前多電壓布圖算法效率不高的問題，提出了一種先分配電壓再進(jìn)行布圖規(guī)劃的多電壓設(shè)計流程。為提高算法速度，采用基于枚舉和形狀曲線相加的方法來獲得電壓島的布圖，避免了對電壓島及其內(nèi)部模塊進(jìn)行多次的布圖規(guī)劃。為減少矩形電壓島帶來的線長開銷，在流程中對線長進(jìn)行了多級的

4、優(yōu)化。實驗結(jié)果表明所提出方法在算法速度和空白面積率等方面有一定優(yōu)勢。
　　3.在后布圖階段針對兩種不同模塊時序處理下的多電壓分配問題進(jìn)行了研究。為使電壓分配之后形成電壓島，提出了一種改進(jìn)的電源網(wǎng)絡(luò)復(fù)雜性度量方法。在分配方法上，針對不考慮芯片整體時序的多電壓分配問題，提出了一種基于遺傳算法的多電壓分配方法，同時對功耗、電源網(wǎng)絡(luò)復(fù)雜性及電平移位器的數(shù)目進(jìn)行優(yōu)化。針對時序約束下的多電壓分配問題，提出了一種基于整數(shù)線性規(guī)劃的方法，對功耗和

5、電源網(wǎng)絡(luò)進(jìn)行協(xié)同優(yōu)化，并控制插入電平移位器的數(shù)目。此外，我們還根據(jù)連線兩端不同的電壓差插入不同延時和功耗的電平移位器，使得功耗獲得進(jìn)一步降低。
　　4.針對多電壓設(shè)計所帶來的線長增加問題，結(jié)合可切分布圖的特點，提出了一種在后布圖階段同時考慮模塊交換、模塊翻轉(zhuǎn)和空白面積再分配來降低線長的方法，并將其構(gòu)建為一個線性規(guī)劃模型。和已有方法相比，所提出方法增加了模塊交換這一操作，增加了線長的優(yōu)化空間。實驗結(jié)果表明所提出方法可以在保持面積不變

6、的情況下獲得較大程度的線長改進(jìn)，并且運行時間在可接受的范圍之內(nèi)。
　　5.針對SoC設(shè)計中日趨明顯的電壓降問題，提出了一種電壓降驅(qū)動的布圖規(guī)劃方法，在布圖迭代過程中考慮電壓降因素，引導(dǎo)布圖算法產(chǎn)生較低電壓降的布圖。為避免精確卻極為耗時的電壓降計算，采用了所有模塊到芯片電源引腳的加權(quán)距離和作為電壓降成本函數(shù)。同時，對給定的可切分布圖，提出一種基于LP的方法，該方法通過優(yōu)化芯片供電引腳的位置和布圖中空白面積的分布來減少模塊P/G pi