低功耗內建自測試設計方法研究.pdf

1、集成電路工藝的進步和電路規(guī)模擴大帶來的測試挑戰(zhàn)，要求越來越多的芯片包含內建自測試(BIST)電路。但由于自測試的測試向量之間相關性非常低、為縮短測試時間而采取的并行測試策略會破壞電路的低功耗結構和功耗管理方案，導致了測試模式下芯片的功耗遠大于功能模式下的功耗，過高的測試功耗將引起芯片可靠性和成品率下降、封裝成本增加和系統(tǒng)待機時間縮短。本論文著重于低功耗內建自測試設計研究，包括功耗約束下的BIST高層測試綜合方法和門級低功耗BIST設計方

2、法。 BIST測試綜合是指在電路行為級描述映射到RTL級描述過程中，實現(xiàn)電路中數(shù)據(jù)通路的結構設計和自測試電路設計，本文將測試功耗引入測試綜合并充分利用功能寄存器實現(xiàn)功耗約束下的自測試設計。為達到上述目的，本文結合抽樣模擬和曲面擬合的方法建立模塊的隨機響應模型，度量電路內部寄存器的可測性；通過故障模擬得出模塊端口處的可測性約束，以此確定測試綜合中可利用的測試資源。功耗約束的測試綜合把測試資源和待測模塊之間的關系用二進制變量表示，從

3、測試路徑的角度對測試功耗進行建模，以模塊輸入輸出端口處的可測性測度為目標函數(shù)，采用整數(shù)線性規(guī)劃搜索滿足功能約束和測試約束的電路結構。實驗結果表明，電路中任一模塊的自測試都不會違反測試功耗約束，與其它測試綜合方法相比，其測試面積開銷更少。 門級低功耗BIST設計從測試結構和測試向量兩方面入手，提出了基于部分掃描的低功耗測試結構和面向功耗優(yōu)化的測試激勵生成方法。基于部分掃描的低功耗測試采取"Test-per-Scan"測試結構，通過

4、結合部分掃描和"pipeline"測試方式，在保證故障覆蓋率的條件下能大幅降低測試功耗，同時減少了測試面積開銷，適用于時序邏輯的低功耗BIST設計。面向功耗優(yōu)化的測試激勵生成方法首先通過模擬退火算法把偽隨機測試矢量集中分為“有效”測試矢量段和“無效”測試矢量段，然后根據(jù)段的首尾矢量設計“跳轉”邏輯跳過測試激勵中的無效測試向量以降低測試功耗，適用于組合邏輯的低功耗BIST設計。由于掃描測試在工業(yè)界的廣泛應用，本文還給出低功耗掃描可測性設計