高速逐次逼近模數(shù)轉(zhuǎn)換器研究與設(shè)計.pdf

1、IⅧSEARCHANDDESIGNoFHIGHSPEEDSARADCAThesisSubmittedtoSoutheastUniVers時FortheAcademicDegreeofMasterofEngineeringBYLiNaSupeⅣisedbyProfessorMengQiaoSchoolofInfonnationScienceandEngineeringSoutheastUniVers時April2015摘要摘要模數(shù)轉(zhuǎn)換器(

2、Analogt0DigitalConverters，ADC)作為連接模擬信號和數(shù)字信號的橋梁。在現(xiàn)代通信領(lǐng)域、生物醫(yī)學(xué)等方面有著廣泛的應(yīng)用。相對于其他結(jié)構(gòu)ADC，逐次逼近型模數(shù)轉(zhuǎn)換器(SuccessiveApproxiIIIationRegisterADC，SARADC)具有功耗低、結(jié)構(gòu)簡單的特點(diǎn)，高速、低功耗SARADC已廣泛應(yīng)用于無線傳感網(wǎng)、多媒體移動終端、便攜式電池供電儀表等領(lǐng)域，因此sARADc有著廣闊的應(yīng)用前景，所以高速、低功

3、耗sARADc有很大的應(yīng)用價值。本課題是基于中高速無線傳感網(wǎng)的要求，設(shè)計低功耗、中高速的ADC，而SARADC具有低功耗、中等的轉(zhuǎn)換速度和精度，是滿足中高速無線傳感網(wǎng)要求的最佳選擇。本文分別從提高ADC轉(zhuǎn)換速度、精度和降低功耗三個方面研究并改進(jìn)SARADC各模塊電路。為了提高ADc的采樣精度，采用線性度高的柵壓自舉開關(guān)實(shí)現(xiàn)采樣保持電路；采用非二進(jìn)制電容陣列構(gòu)成DAc電路，減小DAC建立延時，提高sARADc的轉(zhuǎn)換速度；采用高速動態(tài)比較器

4、電路，在滿足高速比較的前提下，降低電路靜態(tài)功耗，實(shí)現(xiàn)低功耗ADc；sAR控制邏輯電路采用改進(jìn)的鎖存器，實(shí)現(xiàn)控制邏輯鏈路最短，延時最小，同時采用異步時序減小控制邏輯延時，從而提高ADC的轉(zhuǎn)換速度。本設(shè)計采用TSMCO。18mCM0s工藝實(shí)現(xiàn)采樣率為50Ms／s的中高速、高速低功耗sARADC，完成的SARADC電路版圖總面積是12lmm2，電路后仿真結(jié)果：采樣率為50MS／s時，SARADc的有效位數(shù)是9253bit，信號噪聲失真比是57