三維集成電路布圖規(guī)劃及可容錯(cuò)硅通孔規(guī)劃算法研究.pdf

1、三維集成電路(Three Dimensional Integrated Circuit，3D IC)實(shí)現(xiàn)了多個(gè)器件層的垂直堆疊，且器件層間通過(guò)硅通孔(Through Silicon Via，TSV)進(jìn)行連接，能顯著地減小芯片面積和互連線延時(shí)。另外在不同的器件層上可以采用不同的工藝，為異構(gòu)系統(tǒng)集成提供有效的解決方案。盡管3D IC有眾多的優(yōu)勢(shì)，但由于模塊的垂直堆疊，增加了芯片設(shè)計(jì)的復(fù)雜性。此外3D IC還存在TSV良率較低的問(wèn)題。為了解決

2、這些問(wèn)題，本文從布圖規(guī)劃算法，溫度評(píng)估模型，以及TSV可容錯(cuò)設(shè)計(jì)三個(gè)方面開(kāi)展研究。
　　3D IC布圖規(guī)劃是一個(gè)NP-難問(wèn)題，而智能優(yōu)化算法由于其高效的解空間搜索策略，被廣泛地應(yīng)用于求解3D IC布圖規(guī)劃問(wèn)題。為了充分地利用蟻群算法的全局搜索和模擬退火算法的局部搜索特點(diǎn)，本文提出了一種結(jié)合蟻群算法和模擬退火算法的兩階段方法，有效地求解3D IC布圖規(guī)劃。實(shí)驗(yàn)結(jié)果表明，相比于已有的3D IC布圖規(guī)劃算法，所提的兩階段優(yōu)化算法平均減少

3、TSV數(shù)目3.51％;另外，相比于已有的基于蟻群算法的2D IC布圖規(guī)劃方法，所提的兩階段算法在較短的時(shí)間內(nèi)平均減少線長(zhǎng)3.72％。
　　為了減少布圖過(guò)程中的溫度評(píng)估時(shí)間，本文提出一種快速的熱感知3D IC布圖規(guī)劃的方法。首先仿真出模塊在芯片每個(gè)位置的熱分布圖，基于模塊的熱分布圖，在布圖規(guī)劃過(guò)程中采用雙線性插值快速地評(píng)估布圖結(jié)構(gòu)的溫度;接著對(duì)于給定的模塊布圖規(guī)劃結(jié)果，提出了一種基于最短路徑和最小成本最大流的啟發(fā)式方法來(lái)確定TSV位

4、置，以最小化線長(zhǎng)代價(jià)和芯片溫度。實(shí)驗(yàn)結(jié)果表明，相比于疊加模塊熱分布圖的方法，本文所提的熱感知的3D IC布圖規(guī)劃方法能有效地減少溫度評(píng)估時(shí)間，同時(shí)芯片的溫度平均降低7.18％。
　　為了提高3D IC的良率，本文首先研究針對(duì)規(guī)則TSV集合的TSV多容錯(cuò)結(jié)構(gòu)生成方法，主要包括考慮缺陷聚類(lèi)效應(yīng)的基于凸代價(jià)流的功能TSV分配策略，全局的自項(xiàng)向下劃分結(jié)合局部自底向上合并的功能TSV集合的劃分，基于最小成本最大流算法的冗余TSV分配，以及基