三維集成電路綁定前硅通孔測(cè)試技術(shù)研究.pdf

1、基于硅通孔（Through Silicon Via，TSV）的三維集成電路(Three dimensionalintegrated circuit，3D IC)引起了半導(dǎo)體行業(yè)越來越多的關(guān)注。相比二維集成電路，3D IC具有諸多優(yōu)點(diǎn):功耗更低，面積更小，帶寬更高，性能更好且支持異構(gòu)集成等。然而，要使得3D IC產(chǎn)品被廣泛使用，它的制造成本必須商業(yè)上可行，而良率是影響3D IC成本的最關(guān)鍵的因素之一。當(dāng)前TSV工藝技術(shù)還不成熟，制造的TS

2、V可能存在類似于微孔或針孔這樣的缺陷，有缺陷的TSV降低了3D IC的良率，因此，需對(duì)TSV進(jìn)行綁定前測(cè)試。然而，由于在綁定前TSV受到測(cè)試訪問的限制，使得綁定前TSV測(cè)試變得異常困難。首先，晶圓薄化前，TSV掩埋于硅襯底中，僅僅它的前端與邏輯模塊相連;其次，即使薄化后TSV的后端暴露出來，由于對(duì)探針嚴(yán)格的要求使得探針測(cè)試非常困難。
　　針對(duì)上訴問題，本文以綁定前TSV為測(cè)試對(duì)象，在以下幾方面進(jìn)行了主要的研究工作:
　　首先

3、，學(xué)習(xí)三維集成電路相關(guān)知識(shí)及硅通孔工藝技術(shù)，探究引起TSV故障的原因并建立相應(yīng)的故障模型。分析TSV電阻開路故障和泄漏故障的故障效應(yīng)，并比較它們的異同。
　　其次，分析現(xiàn)有的三種綁定前TSV測(cè)試方法—分壓比較法、把TSV視為DRAM單元法、基于環(huán)形振蕩器的測(cè)試方法。并著重探討了當(dāng)前基于環(huán)形振蕩器的測(cè)試方法的還存在的缺點(diǎn)與不足。深入研究環(huán)形振蕩器的測(cè)試機(jī)制并對(duì)基于環(huán)形振蕩器的測(cè)試方法進(jìn)行改進(jìn)。
　　最后，提出一種基于環(huán)形振蕩器