用于時鐘信號發(fā)生的鎖相環(huán)電路的設計.pdf

1、片上系統(tǒng)（SoC）上通常集成了多個功能模塊,每個模塊需要不同頻率的時鐘，而SoC上只提供一個固定的參考晶振來產(chǎn)生所需時鐘信號。因此SoC上需要設計一款用于時鐘信號發(fā)生的鎖相環(huán)(PLL)電路。
　　本文設計的用于時鐘信號發(fā)生的全集成的電荷泵鎖相環(huán)電路，輸入頻率范圍為5~50MHz，輸出頻率范圍為250～500MHz。
　　本文首先根據(jù)電荷泵鎖相環(huán)基本結構對其各模塊建立相應的數(shù)學模型，從而建立電荷泵鎖相環(huán)系統(tǒng)整體的數(shù)學模型，根據(jù)

2、設計指標完成模型中所涉及的系統(tǒng)參數(shù)的計算。再對電荷泵鎖環(huán)相進行行為級建模，代入計算所得系統(tǒng)參數(shù)完成行為級仿真驗證。接著介紹了電荷泵鎖相環(huán)電路中各模塊電路的設計過程，對設計的各模塊做了大量的仿真和分析。為了改善鎖相環(huán)的鎖定性能，提出了一種二階開關低通濾波器的電路結構。在環(huán)路中用該結構替換傳統(tǒng)的二階環(huán)路濾波器，能起到縮短環(huán)路鎖定時間的作用。本文同時對襯底噪聲引起的鎖相環(huán)輸出抖動峰峰值和鎖相環(huán)的輸出相位噪聲進行了仿真。
　　本文采用SM