用于時(shí)鐘信號(hào)發(fā)生的鎖相環(huán)電路的設(shè)計(jì).pdf

1、片上系統(tǒng)（SoC）上通常集成了多個(gè)功能模塊,每個(gè)模塊需要不同頻率的時(shí)鐘，而SoC上只提供一個(gè)固定的參考晶振來(lái)產(chǎn)生所需時(shí)鐘信號(hào)。因此SoC上需要設(shè)計(jì)一款用于時(shí)鐘信號(hào)發(fā)生的鎖相環(huán)(PLL)電路。
　　本文設(shè)計(jì)的用于時(shí)鐘信號(hào)發(fā)生的全集成的電荷泵鎖相環(huán)電路，輸入頻率范圍為5~50MHz，輸出頻率范圍為250～500MHz。
　　本文首先根據(jù)電荷泵鎖相環(huán)基本結(jié)構(gòu)對(duì)其各模塊建立相應(yīng)的數(shù)學(xué)模型，從而建立電荷泵鎖相環(huán)系統(tǒng)整體的數(shù)學(xué)模型，根據(jù)

2、設(shè)計(jì)指標(biāo)完成模型中所涉及的系統(tǒng)參數(shù)的計(jì)算。再對(duì)電荷泵鎖環(huán)相進(jìn)行行為級(jí)建模，代入計(jì)算所得系統(tǒng)參數(shù)完成行為級(jí)仿真驗(yàn)證。接著介紹了電荷泵鎖相環(huán)電路中各模塊電路的設(shè)計(jì)過(guò)程，對(duì)設(shè)計(jì)的各模塊做了大量的仿真和分析。為了改善鎖相環(huán)的鎖定性能，提出了一種二階開(kāi)關(guān)低通濾波器的電路結(jié)構(gòu)。在環(huán)路中用該結(jié)構(gòu)替換傳統(tǒng)的二階環(huán)路濾波器，能起到縮短環(huán)路鎖定時(shí)間的作用。本文同時(shí)對(duì)襯底噪聲引起的鎖相環(huán)輸出抖動(dòng)峰峰值和鎖相環(huán)的輸出相位噪聲進(jìn)行了仿真。
　　本文采用SM