ASIC后端設(shè)計中的時鐘樹綜合優(yōu)化研究.pdf

1、本文針對一款物聯(lián)網(wǎng)控制的DSP芯片ADP32，在后端物理設(shè)計中提出了一種優(yōu)化的時鐘樹綜合方法。實驗數(shù)據(jù)表明該方法在確保電路時序收斂的前提下有效精簡了時鐘樹結(jié)構(gòu)，減小了時鐘樹功耗和面積，目前該款芯片已經(jīng)成功進入流片階段。時鐘信號是電路正常工作的基準(zhǔn)，也是電路系統(tǒng)中連線最長、翻轉(zhuǎn)率最高、負載最大的信號。時鐘信號必須保證芯片處于最差環(huán)境時，最關(guān)鍵的時序也能夠正常工作，否則就會導(dǎo)致時序紊亂，電路功能出錯。ASIC后端物理設(shè)計中的時鐘樹綜合優(yōu)化是

2、將前端綜合時的理想時鐘信號換成實際信號連線，也是整個后端設(shè)計中十分關(guān)鍵的一步。時鐘樹綜合的目的是最小化時鐘延時和偏差，最大限度的獲得時序收斂，同時精簡時鐘緩沖器數(shù)目和最小化面積，降低時鐘樹功耗?？傊?，一個時鐘樹的好壞直接影響整個芯片的面積、功耗和布通率。
　　本文基于Cadence公司的布局布線工具SOC Encounter平臺，結(jié)合ADP32芯片的后端物理設(shè)計流程，展開的時鐘樹綜合優(yōu)化研究。首先簡單介紹了后端設(shè)計的基本流程和各個

3、流程階段的內(nèi)容及注意事項；然后針對本論文的研究課題時鐘樹綜合優(yōu)化詳細闡述涉及到的基本原理和時鐘網(wǎng)絡(luò)分類；最后通過仔細分析本設(shè)計的時鐘樹結(jié)構(gòu)，結(jié)合在實際項目中遇到的問題進行分析并提出解決方案，另外在確保時序收斂的前提下，提出一種通過優(yōu)化和設(shè)置時鐘樹指導(dǎo)文件中的Buffer、GlobalExcludedPin及 LeafPinGroup三個參數(shù)綜合得到功耗低、面積小時鐘樹的方法。實驗結(jié)果表明，這三種參數(shù)的合理利用，相比于傳統(tǒng)時鐘樹綜合方法，