二階全差分Σ-Δ調(diào)制器芯片設(shè)計(jì).pdf

1、∑-△調(diào)制器(Modulator)是∑-△模數(shù)轉(zhuǎn)換器(Analog to Digital Converer，ADC)的模擬部分，是決定∑-△模數(shù)轉(zhuǎn)換器性能優(yōu)劣的重要組成部分?！?△調(diào)制方式主要利用過(guò)采樣技術(shù)和噪聲整形技術(shù)，能夠有效降低器件匹配程度和設(shè)計(jì)復(fù)雜程度對(duì)模數(shù)轉(zhuǎn)換器性能的直接影響，并且便于利用現(xiàn)代VLSI技術(shù)的高速，高集成度優(yōu)勢(shì)，以其高精度，良好的線性度，較低噪聲，較強(qiáng)抗干擾能力和易于與數(shù)字電路集成等優(yōu)勢(shì)，成為模數(shù)轉(zhuǎn)換器設(shè)計(jì)領(lǐng)域較

2、為普遍采用的方案。
　　本文研究和設(shè)計(jì)了一種運(yùn)用于生物醫(yī)學(xué)科技領(lǐng)域的二階全差分∑-△調(diào)制器電路。設(shè)計(jì)采用CSMC0.5um CMOS工藝，電源電壓采用3.3V，并利用Cadence相關(guān)仿真工具進(jìn)行仿真和Matlab工具進(jìn)行數(shù)據(jù)處理，最后進(jìn)行優(yōu)化。本文的設(shè)計(jì)目標(biāo)為:對(duì)于輸入信號(hào)帶寬為2kHz的信號(hào)，采用過(guò)采樣率為256，過(guò)采樣頻率為1.024MHz，最終達(dá)到信噪比不小于100dB，有效位數(shù)不小于18bit的二階全差分∑-△調(diào)制器電路

3、，最終版圖設(shè)計(jì)做到面積和功耗的最大優(yōu)化。本論文首先對(duì)∑-△調(diào)制器的基本理論以及相關(guān)內(nèi)容進(jìn)行了綜合介紹，并且著重介紹了∑-△調(diào)制方式中兩項(xiàng)關(guān)鍵技術(shù)——過(guò)采樣技術(shù)和噪聲整形技術(shù)。對(duì)∑-△調(diào)制器電路的性能指標(biāo)進(jìn)行了較為細(xì)致的分析，并結(jié)合分析確定該設(shè)計(jì)的基本指標(biāo)。接著本文分析了∑-△調(diào)制的基本結(jié)構(gòu)類型和非理想因素對(duì)∑-△調(diào)制器性能的影響，并建立相關(guān)模型進(jìn)行分析優(yōu)化。最終確定設(shè)計(jì)結(jié)構(gòu)為二階全差分∑-△調(diào)制器結(jié)構(gòu)。然后采用從局部到整體的設(shè)計(jì)思想，利

4、用Cadence相關(guān)工具進(jìn)行各個(gè)功能模塊的電路圖和版圖的設(shè)計(jì)與仿真。其中包括全差分運(yùn)算放大器電路、帶隙參考源電路、開關(guān)電容積分電路、高速鐘控比較器電路、不交疊時(shí)鐘產(chǎn)生電路等模塊的設(shè)計(jì)。
　　設(shè)計(jì)的最終結(jié)果為:在上述設(shè)計(jì)條件的約束下，得到的二階全差分∑-△調(diào)制器可以獲得105.3dB的信噪比和18.09bit的有效位數(shù)，最終的芯片面積為1.565mm2，基本達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)，設(shè)計(jì)較為成功，并在高精度模數(shù)轉(zhuǎn)換器設(shè)計(jì)領(lǐng)域具有一定的理