DDR控制器三級仲裁的設(shè)計與驗證.pdf

1、隨著工藝尺寸不斷減小及電子產(chǎn)品向多功能發(fā)展，SoC的規(guī)模持續(xù)增大。規(guī)模的擴(kuò)大意味著有更多的業(yè)務(wù)模塊對DDR進(jìn)行讀寫訪問，這就帶來一個DDR帶寬分配的問題。對于一個給定的DDR，其最大的帶寬是一定的，如何達(dá)到 DDR最大帶寬及如何在有限帶寬下合理分配帶寬已成為影響整個SoC性能的關(guān)鍵因素之一。
　　本研究在某型號顯示芯片的架構(gòu)下設(shè)計了DDR控制器三級仲裁電路。第一級仲裁電路，針對一個模塊同時發(fā)出讀寫操作，提出并設(shè)計了先到先授權(quán)，同時

2、到讀授權(quán)的電路，電路同時對授權(quán)的操作請求附上QoS屬性，包括優(yōu)先級等參數(shù)；第二級仲裁電路，針對多個模塊同時訪問DDR資源的情況，提出并設(shè)計了以動態(tài)流量限制為基礎(chǔ)的授權(quán)電路，既能保證每個模塊能在一定時間內(nèi)得到DDR響應(yīng)，也能確保優(yōu)先級高的模塊得到快速響應(yīng)；第三級仲裁電路，針對命令緩沖器里多條命令請求爭用DDR的情況，提出并采用了以時限機(jī)制、效率優(yōu)先機(jī)制、優(yōu)先級調(diào)整機(jī)制等相結(jié)合的方法，既保障了優(yōu)先級高的命令快速訪問DDR，也盡可能最大化利用