高性能DDR3-LPDDR2 SDRAM控制器設(shè)計(jì)及軟件驗(yàn)證.pdf

1、隨著消費(fèi)類電子產(chǎn)品功能日益增多,對(duì)產(chǎn)品的內(nèi)存容量要求也越來越大。而在消費(fèi)類電子中便攜式電子產(chǎn)品逐漸成為市場(chǎng)主流,對(duì)產(chǎn)品的電池續(xù)航力要求也越來越高,因此系統(tǒng)對(duì)低功耗要求也日趨強(qiáng)烈。隨著片上系統(tǒng)( SoC)在嵌入式系統(tǒng)應(yīng)用領(lǐng)域的不斷擴(kuò)大,對(duì)系統(tǒng)性能的要求也越來越高。在芯片速度日益提高的今天,慢速存儲(chǔ)訪問成為了系統(tǒng)整體性能提升的一個(gè)重要瓶頸[1]。因此設(shè)計(jì)一款可以支持大容量SDRAM,高性能同時(shí)又兼顧功耗的內(nèi)存控制器對(duì)整個(gè)系統(tǒng)有著非常重要的意

2、義。
　　本論文首先分析了動(dòng)態(tài)隨機(jī)存儲(chǔ)器的存儲(chǔ)原理和基本架構(gòu),標(biāo)準(zhǔn)規(guī)范定義的基本器件的接口,以及LPDDR2/DDR3 SDRAM器件的基本操作和時(shí)序控制。依據(jù)LPDDR2/DDR3 SDRAM器件的功能和特性以及系統(tǒng)對(duì)內(nèi)存存儲(chǔ)的需求,本文討論了一種將多個(gè)端口總線總線訪問和內(nèi)存控制邏輯集成在一起的內(nèi)存控制器的實(shí)現(xiàn)方式和基于FPGA的軟硬件協(xié)同驗(yàn)證。
　　對(duì)于控制器的設(shè)計(jì),為了提高內(nèi)存控制器的性能,本設(shè)計(jì)支持SDRAM器件的開

3、頁和閉頁訪問模式,系統(tǒng)可以根據(jù)訪問 SDRAM的地址區(qū)間的特點(diǎn)來選擇采用哪種訪問模式。同樣為了性能考慮,在控制器內(nèi)部還集成了一個(gè)仲裁機(jī)制并且內(nèi)部設(shè)計(jì)了幾種優(yōu)先級(jí)選擇機(jī)制。
　　為了整個(gè)系統(tǒng)的功耗考慮,控制器支持內(nèi)存進(jìn)入休眠模式。內(nèi)存進(jìn)入休眠模式后系統(tǒng)可以斷電以最大限度的降低功耗。在正常訪問時(shí),如果控制器檢測(cè)到當(dāng)前沒有端口訪問內(nèi)存,也會(huì)將時(shí)鐘有效信號(hào)拉為低電平使內(nèi)存進(jìn)入低功耗狀態(tài)。
　　本論文討論了通過代碼級(jí)別的功能驗(yàn)證、DC