嵌入PLL大模板卷積ASIC物理設計.pdf

1、集成電路后端設計是指將已完成驗證的前端代碼設計轉化為可用于生產制造的物理版圖文件，是連接芯片設計與芯片制造的重要環(huán)節(jié)。其具體工作流程為：將前端設計代碼基于某一種生產工藝進行邏輯綜合、布局布線、時序分析及物理驗證，最終得到功耗和時序符合設計要求并可以進行流片的版圖文件。
　　本文介紹了嵌入PLL（鎖相環(huán)）大模板卷積ASIC的物理設計過程，著重解決了PLL的調用和數(shù)?；旌闲酒瑫r序優(yōu)化、布局布線及物理驗證等問題?？偟脑O計流程為：首先，建

2、立PLL的物理模型，實現(xiàn)后端設計過程中調用；其次，在頂層代碼加入PLL數(shù)字控制邏輯，定義互聯(lián)關系并分析接口時序信息，完成物理綜合；然后，對嵌入PLL的數(shù)?；旌习鎴D進行布局規(guī)劃，電源規(guī)劃，時鐘樹綜合，布線優(yōu)化；最后，對生成的版圖文件進行物理規(guī)則驗證。
　　在時序優(yōu)化上，考慮PLL嵌入問題，根據(jù)互連信息分析PLL嵌入路徑時序。由于PLL模擬 IP沒有詳細的內部時序文件，所以對嵌入路徑時序約束時，整體考慮PLL的啟動參數(shù)，以保證芯片的時

3、序約束的合理性。
　　在PLL物理模型建立上，首先根據(jù)數(shù)?；旌显O計要求，對原芯片版圖進行IP化修改，然后抽取該物理版圖的lef文件，最后通過IP版圖文件和LEF信息創(chuàng)建物理模型，以實現(xiàn)ASIC布局規(guī)劃時對PLL模擬IP的調用。
　　在布局規(guī)劃上，區(qū)別于傳統(tǒng)數(shù)字后端的布局流程。首先根據(jù)數(shù)模接口的連線問題和模擬IP物理信息，確定嵌入PLL的擺放位置，然后對數(shù)模混合版圖相鄰位置進行隔離處理，阻止噪聲傳播，以實現(xiàn)對電路的靜電保護。最

4、后對數(shù)字部分進行合理的布局規(guī)劃。
　　完成布局布線設計后，得到一個低功耗和時序最優(yōu)的版圖文件，對該文件進行物理驗證以保證其符合生產設計規(guī)則。然后，將完成驗證的版圖數(shù)據(jù)進行后功能仿真。最終版圖仿真結果表明，芯片最高工作時鐘125MHz，功耗647mw，管腳數(shù)目97，面積3.742mm*3.746mm，能夠以40*32*8bit模板對512*512*8bit@110幀圖像進行實時卷積運算，輸出結果位寬27bit，芯片數(shù)據(jù)通過率達到23