標(biāo)記ASIC芯片的可測性設(shè)計及物理設(shè)計.pdf

1、隨著集成電路工藝復(fù)雜度和設(shè)計復(fù)雜度的提高，集成電路的測試變得越來越困難，可測性設(shè)計是解決芯片測試問題的主要手段。在深亞微米工藝下，物理設(shè)計環(huán)節(jié)中時鐘樹均衡面臨更大困難，而物理驗(yàn)證更是保證流片滿足設(shè)計功能要求的必要手段。因此，可測性設(shè)計和物理設(shè)計在集成電路設(shè)計流程中具有重要意義。
　　 本研究在在標(biāo)記ASIC芯片的存儲器模塊可測性設(shè)計中，采用March C+型算法進(jìn)行Mbist的插入，通過存儲器分組測試和引腳復(fù)用方法，減少IO引腳

2、數(shù)量，降低封裝成本。在掃描鏈插入過程中，對異步復(fù)位同步器和控制寄存器電路進(jìn)行改造，以提高測試故障覆蓋率。最終全芯片的測試覆蓋率達(dá)到93.27[％]，符合設(shè)計要求。在物理設(shè)計環(huán)節(jié)，用時序驅(qū)動的布圖規(guī)劃方法，得到滿足設(shè)計要求的布局布線方案，在此基礎(chǔ)上根據(jù)Mbist測試電路的分組情況，對布局進(jìn)行手工調(diào)整，按緊貼式放置存儲器的布局方法達(dá)到縮小面積的目的。進(jìn)行時鐘樹綜合，減小時鐘偏移；優(yōu)化違反時序的關(guān)鍵路徑，使時序滿足設(shè)計要求。最后，根據(jù)中芯國際