多核SoC存儲(chǔ)器設(shè)計(jì)與實(shí)現(xiàn).pdf

1、傳統(tǒng)單核架構(gòu)下,“存儲(chǔ)墻”問(wèn)題已成為性能提升的瓶頸之一。異構(gòu)多核系統(tǒng)芯片系統(tǒng)中,數(shù)據(jù)的存儲(chǔ)、傳輸與交換需要更加高效的存儲(chǔ)架構(gòu),導(dǎo)致存儲(chǔ)與計(jì)算之間的矛盾更加突出。尤其在高密度計(jì)算類應(yīng)用中,轉(zhuǎn)置類運(yùn)算占據(jù)較大比重,如何設(shè)計(jì)高效的轉(zhuǎn)置運(yùn)算單元對(duì)SoC整體性能有重要作用。
　　本文在基于二維網(wǎng)格NoC的多核SoC環(huán)境下,設(shè)計(jì)基于DDR2/DDR3存儲(chǔ)器的接口電路及轉(zhuǎn)置電路,研究實(shí)現(xiàn)高效的大矩陣轉(zhuǎn)置方法。
　　論文的主要工作如下:

2、r>　　1.設(shè)計(jì)實(shí)現(xiàn)基于包-電路連接協(xié)議的SDRAM接口電路。整體結(jié)構(gòu)由輸入信號(hào)處理模塊、輸出信號(hào)處理模塊、異步FIFO調(diào)用及DDR2/DDR3 SDRAM控制器組成,其中輸入與輸出信號(hào)處理模塊實(shí)現(xiàn)網(wǎng)絡(luò)包與存儲(chǔ)器時(shí)序的匹配,異步FIFO實(shí)現(xiàn)跨時(shí)鐘域的傳輸,DDR2/DDR3 SDRAM控制器將時(shí)序信號(hào)轉(zhuǎn)換成存儲(chǔ)器可以識(shí)別的信號(hào),并發(fā)送到存儲(chǔ)器。
　　2.設(shè)計(jì)一種基于分塊式轉(zhuǎn)置算法的的轉(zhuǎn)置簇。針對(duì)現(xiàn)有矩陣轉(zhuǎn)置算法中效率較低的問(wèn)題,設(shè)

3、計(jì)基于分塊式轉(zhuǎn)置算法,并用Verilog RTL實(shí)現(xiàn)轉(zhuǎn)置簇。轉(zhuǎn)置簇通過(guò)控制外部存儲(chǔ)器地址,讀寫存儲(chǔ)空間每個(gè)分塊內(nèi)的數(shù)據(jù),可以實(shí)現(xiàn)行寫行讀操作,且突發(fā)傳輸?shù)乃袛?shù)據(jù)均可以作為有效數(shù)據(jù)。分析結(jié)果得出基于DDR2 SDRAM存儲(chǔ)器的分塊式算法效率相比分塊映射算法效率提高36.5％。
　　3.提出一種補(bǔ)齊式準(zhǔn)原地轉(zhuǎn)置算法。針對(duì)現(xiàn)有分塊轉(zhuǎn)置算法中的存儲(chǔ)空間利用低的問(wèn)題,利用方陣對(duì)角線對(duì)稱位置小塊數(shù)據(jù)互換的思想實(shí)現(xiàn)大規(guī)模矩陣的原地轉(zhuǎn)置,提出一