LDPC碼的高效編譯碼實現(xiàn)技術(shù)研究.pdf

1、隨著大規(guī)模集成電路的高速發(fā)展和現(xiàn)代編碼理論的興起，低密度奇偶校驗碼（Low-Density Parity-Check, LDPC Codes）憑借其逼近Shannon限的糾錯性能、低復(fù)雜度的譯碼算法和高并行度的硬件實現(xiàn)架構(gòu)，引起了信道編碼學(xué)術(shù)界的廣泛關(guān)注，近年來LDPC碼的高效編譯碼實現(xiàn)技術(shù)逐漸成為人們研究的一個熱點。本文對基于FPGA的LDPC碼編碼器和譯碼器的高效實現(xiàn)方法進(jìn)行了深入研究，論文的主要工作包括：高吞吐量的LDPC碼編碼器

2、實現(xiàn)、低存儲量的高速LDPC碼譯碼器實現(xiàn)、LDPC碼編譯碼器的聯(lián)合設(shè)計和LDPC碼的動態(tài)策略分層譯碼算法。
　　首先，本文針對目前應(yīng)用最為廣泛的準(zhǔn)循環(huán)雙對角結(jié)構(gòu)LDPC碼給出了一種基于FPGA的高吞吐量編碼器實現(xiàn)方法，該實現(xiàn)方法采用雙向遞歸的快速流水線編碼方法，適合在FPGA上使用快速流水線技術(shù)實現(xiàn)高速編碼，編碼器采用一種行間串行列間并行的處理結(jié)構(gòu)計算中間變量，在提高編碼并行度的同時可有效減少存儲資源的占用量。在編碼器的存儲管理上

3、，還針對多幀并行編碼的情況優(yōu)化了存儲結(jié)構(gòu)，對數(shù)據(jù)存儲單元和RAM地址發(fā)生器進(jìn)行復(fù)用，進(jìn)一步提高了FPGA的資源利用率。
　　其次，本文針對部分并行結(jié)構(gòu)的準(zhǔn)循環(huán)LDPC碼譯碼器，提出了一種將譯碼準(zhǔn)碼字存儲在信道信息和外信息存儲塊中的高效存儲方法，該方法可減少譯碼器對存儲資源的需求量，并降低了譯碼電路的布線復(fù)雜度；另外，本文通過分析LDPC碼譯碼的循環(huán)迭代過程，給出了一種變量節(jié)點處理單元和校驗節(jié)點處理單元完全并行交替處理兩數(shù)據(jù)幀的譯碼

4、器結(jié)構(gòu)，在該結(jié)構(gòu)的基礎(chǔ)上提出了一種動態(tài)的地址訪問管理方法，設(shè)計得到的譯碼器能夠在FPGA資源需求量不變的基礎(chǔ)上將譯碼吞吐量提高約一倍；針對傳統(tǒng)迭代次數(shù)固定的譯碼器設(shè)計方法，本文還給出了一種迭代次數(shù)可變的LDPC碼譯碼器設(shè)計方法，該方法能夠減少譯碼所需的總時鐘周期數(shù)，適合實時性要求較高的譯碼器實現(xiàn)。
　　接著，本文通過分析LDPC碼編碼和譯碼過程的共性，給出了一種基于FPGA的LDPC碼編譯碼器聯(lián)合設(shè)計方法，聯(lián)合設(shè)計的編譯碼器能夠在