高速PipelineADC中的Sub-ADC研究與設計.pdf

1、分類號密級UDC注1學位論文高速高速PipelineADC中的SubADC研究與設計研究與設計（題名和副題名）周曉丹（作者姓名）指導教師姓名閻波副教授副教授電子科技大學電子科技大學成都成都（職務、職稱、學位、單位名稱及地址）申請學位級別碩士碩士專業(yè)名稱通信通信與信息系統(tǒng)與信息系統(tǒng)論文提交日期2011.3論文答辯日期2011.5學位授予單位和日期電子科技大學電子科技大學答辯委員會主席評閱人年月日注1：注明《國際十進分類法UDC》的類號摘要

2、I摘要隨著CMOS制造工藝的快速發(fā)展，為了達到低成本，低功耗，高產量以及高的可重構性，越來越多的信號處理功能被放在數字域實現，因此近年來對基于主流深亞微米CMOS工藝下實現的低功耗低電壓高性能模數轉換器(ADC)的需求也不斷增長，ADC已成為當今現代數字通信系統(tǒng)中的關鍵模塊?，F代嵌入式通信系統(tǒng)應用要求ADC具有高的動態(tài)范圍和低的頻譜雜散以應對一些無線通信應用場合下的最壞情況，例如GSM，需要在保證轉換速度的前提下達到14到16位的轉換精

3、度以避免由于失真而丟失弱的接收信號。極高的系統(tǒng)性能需求驅使包括流水線(pipeline)在內的多種ADC結構成為業(yè)界的研究熱點。在流水線ADC結構中，SubADC作為其中的關鍵單元承擔著量化及編碼的重要作用，其結果直接影響到后續(xù)電路如MDAC、數字糾錯電路工作的正確性和精確性，因此對SubADC的研究與改進具有重要的現實意義。本文在0.13um的CMOS工藝下，對比較器的回踢噪聲、亞穩(wěn)態(tài)、起泡現象進行了原理分析，分別分析與設計了應用于4

4、443的單級結構和全1.5位單級結構的12位流水線ADC中的SubADC，針對性的提出了能較好抑制這些現象的比較器結構，最后通過在CadenceIC614環(huán)境下仿真驗證了所設計的高速低功耗低失調比較器，所設計的SubADC能夠滿足兩種系統(tǒng)下的需求。在兩種結構的流水線ADC中，都使用了兩相不交疊時鐘來實現流水操作以及底極板采樣，本文也設計了一種時鐘發(fā)生器，其產生的時鐘能夠滿足系統(tǒng)對時鐘的要求。關鍵詞：關鍵詞：流水線ADC，數字校正，Sub