帶分復用的3D NoC測試規(guī)劃研究.pdf

1、隨著半導體集成工藝和制造工藝的不斷發(fā)展，集成電路的規(guī)模越來越大，片上網(wǎng)絡（Network-on-Chip, NoC）作為下一代大規(guī)模集成電路設計的主流技術，其發(fā)展受到了平面結構的限制。而3D IC技術日漸完善，一些學者提出了NoC與3D IC技術融合而成的3D NoC技術，其已成為解決二維架構片上網(wǎng)絡瓶頸問題的可靠方案。但是3D NoC的復雜度、集成度以及IP核數(shù)量的增加，使得IP核的測試面臨著效率低、測試調度復雜、成本高等問題。測試規(guī)

2、劃是提高測試效率的有效方法，如何開拓新思路研究新方法，提出一種高效的測試規(guī)劃方案對3D NoC技術的發(fā)展具有重要的現(xiàn)實意義。
　　本文在研究3D NoC基本結構和與IP核測試相關技術的基礎上，基于重用NoC作為測試存取機制（Test Access Mechanism，TAM）的并行測試方法，針對IP核測試數(shù)據(jù)傳輸帶寬與TAM帶寬不匹配的問題，提出帶分復用方法對單一TAM實施動態(tài)細分，使得多個核的測試數(shù)據(jù)可以共享同一物理TAM并行傳

3、輸。并結合3D NoC結構設計二維編碼建立帶寬分配和測試順序模型，采用多種群遺傳模擬退火算法（Multi-population Genetic-Simulated Annealing Algorithm，MPGSAA），在總功耗、層功耗雙重約束以及帶寬約束下對 IP核的帶寬分配和測試調度順序進行雙重優(yōu)化，提高并行測試效率以獲得最短測試時間。算法中針對測試調度順序優(yōu)化設計移位互換雜交策略，并運用精英配對方法加快種群尋優(yōu)速度，設計求精操作進

4、一步優(yōu)化測試時間，通過比較、淘汰、替換機制加強種群間交流，增加種群多樣性，避免算法陷入局部最優(yōu)。
　　最后以IT’C02標準電路集作為實驗對象實施仿真測試。實驗主要針對采用帶分復用方法與單一TAM只傳輸單個IP核的測試數(shù)據(jù)的方法對相同測試電路實施測試規(guī)劃的結果進行比較分析；研究了選取不同數(shù)量的TAM對測試時間的影響，以及不同測試功耗限制的選擇對測試結果的影響。實驗結果表明采用帶分復用方法對3D NoC實施測試規(guī)劃能有效地減小系統(tǒng)測