3D SOC的測(cè)試結(jié)構(gòu)和測(cè)試優(yōu)化技術(shù)研究.pdf

1、隨著半導(dǎo)體制作工藝的發(fā)展和集成電路復(fù)雜度的提高,電子系統(tǒng)的設(shè)計(jì)開始由二維設(shè)計(jì)轉(zhuǎn)向三維設(shè)計(jì)。三維(three-dimensional,3D)集成電路實(shí)現(xiàn)了電路器件層的垂直堆疊并且通過(guò)過(guò)硅通孔(Through Silicon Vias,TSV)來(lái)實(shí)現(xiàn)器件層的垂直互連。垂直堆疊方式潛在的好處是:降低總線長(zhǎng)度,提高互連密度和減少傳播延遲,提高性能,降低功耗。片上系統(tǒng)(System On Chip,SOC)采用了芯核復(fù)用技術(shù),將一個(gè)完整的系統(tǒng)集成

2、到單個(gè)芯片上,降低了芯片的設(shè)計(jì)時(shí)間,縮短了產(chǎn)品的上市周期?；赟OC的三維集成電路由于集合了SOC和三維集成電路的優(yōu)點(diǎn),成為當(dāng)今科研機(jī)構(gòu)和工業(yè)界的研究熱點(diǎn)。
　　雖然3D SOC具有高性能,低功耗等優(yōu)點(diǎn),但是它結(jié)構(gòu)的獨(dú)特性給測(cè)試問(wèn)題帶來(lái)了很大的挑戰(zhàn),例如測(cè)試結(jié)構(gòu)復(fù)雜,測(cè)試成本過(guò)高等。而如何通過(guò)測(cè)試優(yōu)化技術(shù)來(lái)降低測(cè)試成本是需要解決的重要問(wèn)題。芯片測(cè)試應(yīng)用時(shí)間、測(cè)試數(shù)據(jù)存儲(chǔ)量和測(cè)試面積開銷是決定測(cè)試成本的關(guān)鍵因素,因此國(guó)內(nèi)科研機(jī)構(gòu)對(duì)這

3、些關(guān)鍵因素已經(jīng)展開了廣泛的研究。
　　本文介紹了3D SOC技術(shù),可測(cè)試性設(shè)計(jì)技術(shù)和芯片測(cè)試的必要性,詳細(xì)介紹了SOC的測(cè)試結(jié)構(gòu)、應(yīng)用于SOC測(cè)試的IEEEP1500標(biāo)準(zhǔn)和測(cè)試外殼技術(shù),以及3D SOC測(cè)試面臨的挑戰(zhàn)。首先針對(duì)細(xì)粒度劃分的3D SOC,提出了掃描鏈平衡的方法,在不提高測(cè)試應(yīng)用時(shí)間的前提下,將長(zhǎng)度較短的掃描鏈進(jìn)行合并,可以有效的降低測(cè)試數(shù)據(jù)的存儲(chǔ)量。對(duì)于給定的一個(gè)芯核,不同的劃分層數(shù)會(huì)導(dǎo)致測(cè)試應(yīng)用時(shí)間和測(cè)試數(shù)據(jù)存儲(chǔ)量

4、的不同,因此本文提出測(cè)試成本函數(shù),根據(jù)該測(cè)試成本函數(shù),可以找到芯核的最優(yōu)的劃分層數(shù),已達(dá)到最優(yōu)的測(cè)試成本開銷。
　　測(cè)試面積開銷也是測(cè)試成本中不容忽視的部分。針對(duì)粗粒度劃分的3D SOC,測(cè)試面積開銷主要是指在芯片的可測(cè)試性設(shè)計(jì)階段,封裝在待測(cè)芯核周圍的測(cè)試外殼的面積開銷。因此本文提出了輕測(cè)試外殼概念,通過(guò)使待測(cè)芯核復(fù)用其周圍芯核的測(cè)試外殼的邊界寄存器來(lái)達(dá)到測(cè)試的目的。實(shí)驗(yàn)表明該方法可以有效的降低3D SOC可測(cè)試性設(shè)計(jì)的面積開銷