多通道DDR控制器動態(tài)調度機制建模與優(yōu)化.pdf

1、由于片外訪存逐步成為高端SoC性能瓶頸，業(yè)界通常采用多通道DDR控制器等增加數據位寬的架構來提升SoC訪存性能?？紤]工藝設計成本等因素，早期研究主要集中在降低訪問延遲與提升帶寬利用率等方面。隨著半導體工藝的發(fā)展推動設計成本逐步降低，帶寬敏感型訪問數據需求量日益增多，以及過分追求帶寬利用率導致帶寬敏感型平均訪存帶寬下降，使得研究重心開始轉移到如何有效提升平均訪存帶寬上。本文提出多通道DDR控制器動態(tài)調度機制，使平均訪問延遲、功耗增大控制在

2、一定范圍內，提升平均訪存帶寬。
　　本文通過理論分析DDR控制器微觀特性，研究影響多通道DDR控制器訪存性能的參數并設計實驗驗證，通過實驗結果對比得出動態(tài)調度機制設計依據。經分析發(fā)現，單邏輯多物理通道架構在峰值帶寬提升方面存在優(yōu)勢，多邏輯多物理通道架構在低延遲訪問方面效果顯著。由于延遲敏感型訪問對控制器響應時間較為敏感，帶寬敏感型與延遲緊迫型訪問在訪存帶寬上需求較大，本文設計出動態(tài)調度機制，由硬件自適應切換上述兩種多通道DDR控制

3、器架構來滿足不同訪存需求。針對動態(tài)調度機制存在訪問延遲增大的問題，本文采用請求隊列優(yōu)化策略，提升延遲敏感型訪問優(yōu)先級，減緩訪問延遲增大現象。為保證調度機制公平性，在控制器交易級調度中加入延遲敏感型訪問閾值，避免訪存饑餓現象產生。本文工作通過改造DRAMSim2仿真模型，實現了該動態(tài)調度機制。
　　本文將Vivante GC400 GPU原廠三種性能測試案例在SEP0611前仿環(huán)境中進行模擬，并將前仿得到的訪存Trace作為DRAM