基于訪存Trace的多通道DDR控制器建模與適配.pdf

1、在整個(gè)SoC設(shè)計(jì)中，存儲(chǔ)系統(tǒng)已成為主要的性能瓶頸之一，其設(shè)計(jì)的優(yōu)劣直接影響SoC整體性能。從真實(shí)的開發(fā)板硬件只能獲得平均訪存延遲和平均帶寬等參數(shù)，對(duì)于存儲(chǔ)控制器內(nèi)部的運(yùn)行狀態(tài)則無法獲知，這對(duì)研究和評(píng)估存儲(chǔ)系統(tǒng)，找出設(shè)計(jì)瓶頸并進(jìn)行優(yōu)化來說非常困難。而通過時(shí)鐘精確型的功能仿真則可以獲得存儲(chǔ)控制器任一時(shí)刻的運(yùn)行狀態(tài)，獲得更多的微架構(gòu)性能參數(shù)。DRAMSim2是一個(gè)周期精準(zhǔn)的存儲(chǔ)系統(tǒng)仿真器，但是在一些方面如地址映射、命令調(diào)度、時(shí)序參數(shù)等與真實(shí)的

2、存儲(chǔ)器件存在一定誤差，導(dǎo)致仿真結(jié)果不可靠。因此，對(duì)DRAMSim2模型其進(jìn)行優(yōu)化和適配，提高其準(zhǔn)確性具有重要的意義。
　　本文的目標(biāo)是在周期精準(zhǔn)的存儲(chǔ)控制器模型DRAMSim2的基礎(chǔ)上，通過對(duì)其適配與建模，使之與一款流行的開發(fā)板Odroid-U3的存儲(chǔ)系統(tǒng)相匹配。DRAMSim2不能單獨(dú)工作，需要輸入訪存Trace流，因此需要將全系統(tǒng)仿真平臺(tái)Gem5的存儲(chǔ)模型采用DRAMSim2進(jìn)行替換，并從Gem5中獲取訪存Trace流。本文首

3、先將Gem5的CPU和Cache部分配置為與Odroid-U3相一致，以減少Trace流引入的誤差。接著通過基礎(chǔ)實(shí)驗(yàn)得出DRAMSim2與Odroid-U3存儲(chǔ)控制器之間的誤差，并根據(jù)存儲(chǔ)控制器工作原理，從總線接口模塊、命令調(diào)度模塊和存儲(chǔ)接口模塊三個(gè)模塊分析DRAMSim2仿真產(chǎn)生誤差的來源。最后本文對(duì)DRAMSim2模型的總線接口模塊修正訪存隊(duì)列深度，對(duì)于命令調(diào)度模塊建立地址映射機(jī)制和FR-FCFS調(diào)度模型，對(duì)于存儲(chǔ)接口模塊修正訪存協(xié)