面向高清視頻編碼系統(tǒng)的DDR控制器建模與評估.pdf

1、在整個計算機系統(tǒng)中，“存儲墻”是系統(tǒng)的主要性能瓶頸之一。存儲控制器是存儲器與處理器之間進行數(shù)據(jù)傳遞的關(guān)鍵部件，因此存儲控制器本身的傳輸效率也直接影響著存儲系統(tǒng)整體性能。本文以Synopsys公司開發(fā)的MCTL(Memory Controller)存儲控制器為原型，通過軟件實現(xiàn)存儲控制器的核心功能，建立該存儲控制器的高層仿真模型，可以用于芯片設(shè)計前期的存儲子系統(tǒng)功能驗證和性能評估。
　　本文在深入分析MCTL IP的Verilog源

2、碼基礎(chǔ)上，重點分析研究了MCTL的內(nèi)存管理單元和命令調(diào)度單元的工作機理。通過對開源高層仿真模型DRAMSim2的整體架構(gòu)以及核心工作流程進行深入分析，本文選擇以該高層模型作為基礎(chǔ)，按照MCTL IP的多端口優(yōu)先級以及內(nèi)部命令輪詢的調(diào)度策略對DRAMSim2進行定制設(shè)計，同時在DRAMSim2中實現(xiàn)MCTL的超時機制，使得定制后的高層模型可以比較精確地模擬MCTL IP。在此過程中，本文重點分析實現(xiàn)了MCTL IP所提出的訪存調(diào)度策略，同

3、時實現(xiàn)了存儲控制器的多端口功能，使其能夠滿足對典型SoC(System on Chip)存儲系統(tǒng)進行仿真驗證和性能分析。本文通過與前仿的實驗結(jié)果進行對比分析，對所定制仿真模型的可靠性和有效性進行了分析驗證。
　　本文的測試向量選取Vivante公司的GC400 GPU系列提供的測試基準程序，在完成DRAMSim2定制設(shè)計后，與前仿MCTL真實仿真環(huán)境對同樣的測試程序的訪存過程進行跟蹤分析。對于四種測試程序，前仿程序運行時間分別為1

4、290秒、2136秒、9660秒、15900秒，高層模型仿真程序運行時間分別為2秒、4秒、11秒、21秒。可以看出，兩者仿真速度相差將近1000倍。本文的實驗結(jié)果還表明，在本文所采用的測試程序下，原生的DRAMSim2模型與前仿結(jié)果相比，bank沖突次數(shù)和平均訪存帶寬誤差均超過30％，平均訪存延遲誤差高于25％。而定制后的高層模型在同樣測試程序下與前仿結(jié)果相比，bank沖突次數(shù)的平均誤差不超過10％，平均訪存帶寬和平均訪存延遲誤差均低于