基于APB總線的通用PWM核設計與實現(xiàn).pdf

1、為了滿足電力電子中馬達及電能變頻控制SoC芯片集成三相脈沖寬度調(diào)制(PWM)信號發(fā)生器的需求,本設計為SoC設計者提供了基于ASIC設計的三相PWM IP核。本文介紹了基于APB總線的通用PWM核全流程設計與實現(xiàn),包括PWM核的前端RTL級設計、邏輯綜合、可測性設計、物理設計以及對整個IP核的驗證。
　　 首先,作者介紹了AMBA2.0 APB總線規(guī)范,在此基礎上提出了PWM核的構(gòu)架與算法,實現(xiàn)了功能定義和模塊劃分,提出了PWM

2、核中關鍵模塊的設計,包括:周期計數(shù)模塊、時移計數(shù)模塊、死區(qū)插入模塊以及中斷產(chǎn)生模塊,同時介紹了PWM核的應用方式。接著,闡述了PWM核邏輯綜合和可測性設計的步驟、關鍵技術以及分析結(jié)果。然后,介紹了PWM核的物理設計,主要包括:布局規(guī)劃、布局、時鐘樹綜合及布線,并給出了相應的步驟、實現(xiàn)方法及結(jié)果分析。最后,給出了PWM核的驗證結(jié)果,包括:功能仿真、時序仿真、靜態(tài)時序分析以及形式驗證。通過驗證表明所設計的PWM核完全滿足設計規(guī)范的要求,并最

3、終實現(xiàn)了時序收斂。
　　 本設計采用自頂向下的設計方法,其實現(xiàn)是基于Synopsys公司提供的全系列ASIC設計工具,采用Verilog硬件描述語言實現(xiàn)了PWM核RTL級的描述,使用Design Compiler完成邏輯綜合,采用DFT Compier進行可測性設計,使用ICCompiler進行物理設計,運用VCS工具及其提供的VIP進行邏輯功能與時序的仿真驗證,采用PrimeTime進行靜態(tài)時序分析,運用Formality完成

4、形式驗證。
　　 文章的主要貢獻在于提供了一個完整的PWM核的全流程設計方案,解決了PWM核全流程設計中涉及到諸多技術難點,如:時移計數(shù)模塊的RTL級設計;死區(qū)模塊的插入算法設計;PWM硬核的布局規(guī)劃等。本款PWM核除了應用于三相控制之外,還可以通過合理地修改或寄存器配置用于單相控制,并且可通過Building Blocks方法構(gòu)建任意路PWM信號發(fā)生器,體現(xiàn)出核應用的靈活性及高度的可配置性等特點。本設計的目的是為設計者提供功能