光纖通信10Gb-級聯碼編碼器的FPGA實現及通用有限域乘法器IP核設計.pdf

1、隨著光纖通信技術的迅猛發(fā)展，光纖傳輸的距離越來越長，傳輸的數據量越來越大，對具有更高編碼增益的糾錯碼(FEC)的需求越來越迫切。通過級聯碼方法實現的超強糾錯(EFEC)是控制信道差錯的重要方法，也是近年來糾錯碼領域的研究熱點。
　　 本文設計了滿足G.9751.4協議的光纖通信用10Gbps RS(1023，1007)_BCH(2040，1952)級聯碼編碼器。為了實現10Gbps的速率，設計的EFEC系統(tǒng)采用了64比特的輸入輸

2、出位寬。級聯碼編碼系統(tǒng)由緩沖模塊，RS并行編碼模塊，交織模塊和BCH并行編碼模塊4部分構成。緩存模塊由64轉80模塊和8塊RAM拼接而成，并行編碼模塊由8個RS串行編碼器組成，交織模塊則由另外的8塊RAM和80轉64模塊組成。BCH并行編碼器由64個并行工作的串行BCH編碼器組成。
　　 在實現RS編碼的過程中，通過合理的時序控制使得8個串行RS編碼器在一幀數據的編碼過程中使用了兩次，所以8個串行RS編碼器完成了16個RS碼字的

3、編碼。在交織的實現上，本文的交織采用了規(guī)則的行列交織方式，但實現方式上較以往的行列交織有所改進。首先交織器不需要等數據全部存滿后再讀出數據，其次實現交織器的存儲單元本身就是配合RS編碼器的緩存RAM。這一方面降低了交織器的輸出延遲，另一方面減少了交織器占用的存儲單元。
　　 本文的級聯碼編碼器已通過Xilinx公司Virtex5系列的110t芯片實現，并在FPGA驗證平臺上實現了編碼器的環(huán)回測試以及與商用芯片對通測試。測試結果表

4、明，在167MHz的頻率下，編碼器工作正常，實現了10Gbps的編碼速率。
　　 有限域乘法器有著廣泛的使用價值，是RS編解碼器的重要單元。本文對有限域乘法器的原理和電路結構進行了詳細的討論，設計了比特并行的通用有限域乘法器，通過對乘法器延遲面積的權衡處理，設計了具有良好較低延遲和電路資源復雜度的乘法器，并用TSMC0.18m工藝實現。文章的最后部分將有限域乘法器設計成標準的IP核，根據工信部的軟IP核交付規(guī)范提供了IP核交付的