高性能DSP IP設(shè)計(jì)與驗(yàn)證.pdf_第1頁(yè)
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1、集成電路是信息產(chǎn)業(yè)的基礎(chǔ)，隨著信息產(chǎn)業(yè)的飛速發(fā)展，集成電路也呈現(xiàn)出快速發(fā)展的態(tài)勢(shì)，而以軟/硬件的協(xié)同設(shè)計(jì)、IP核復(fù)用和超亞微米為技術(shù)支撐的SoC設(shè)計(jì)已經(jīng)成為目前集成電路的發(fā)展方向，是集成電路的主流技術(shù)。
　　 本課題致力于研究開發(fā)一款高性能的數(shù)字信號(hào)處理器(DSP)知識(shí)產(chǎn)權(quán)(IP)核，采用全正向的設(shè)計(jì)方法，從系統(tǒng)的頂層架構(gòu)開始、到關(guān)鍵子模塊的設(shè)計(jì)等等，其中包含系統(tǒng)架構(gòu)，資源配置、內(nèi)部總線、存儲(chǔ)策略、4級(jí)流水線、32位指令集、32

2、位算術(shù)邏輯運(yùn)算單元(ALU)、32位浮點(diǎn)乘法器(MPY)以及輔助地址運(yùn)算單元(ARAU)等方面的研究，本論文主要圍繞這幾個(gè)方面進(jìn)行闡述如何設(shè)計(jì)一款高性能的數(shù)字信號(hào)處理器知識(shí)產(chǎn)權(quán)核。
　　 本課題是基于著名集成電路前端設(shè)計(jì)公司Synopsys開發(fā)的EDA工具—Processor Designer（簡(jiǎn)稱PD）進(jìn)行指令集與系統(tǒng)架構(gòu)設(shè)計(jì)。采用Verilog HDL硬件語(yǔ)言實(shí)現(xiàn)32位算術(shù)邏輯運(yùn)算單元(ALU)、32位浮點(diǎn)乘法器(MPY)以

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