高性能DSP的IP核設(shè)計與功能驗證.pdf

1、信息技術(shù)和大規(guī)模集成電路的飛速發(fā)展，促使片上系統(tǒng)(System on Chip, SoC)技術(shù)越來越受到人們的關(guān)注。在SoC設(shè)計中，知識產(chǎn)權(quán)(Intellectual Property,IP)核的集成尤為重要。數(shù)字信號處理器（Digital Signal Processor,DSP）在各個領(lǐng)域的廣泛應(yīng)用，對DSP的性能提出了更高的要求。因此，研究高性能DSP IP核的設(shè)計、優(yōu)化與可復(fù)用性，有著十分重要的意義。
　　FT-X DSP

2、是一款高性能多核處理器，其數(shù)據(jù)位寬32位；每個核采用向量超長指令字（VLIW）技術(shù)，可以同時派發(fā)11條指令。本文依托其內(nèi)核FT-MT2的研究與開發(fā)，主要完成了FT-MT2 IP核的總體設(shè)計優(yōu)化，并完成DSP關(guān)鍵運算部件結(jié)構(gòu)優(yōu)化設(shè)計，提出FT-MT2 IP核參數(shù)化設(shè)計方案并實現(xiàn)其關(guān)鍵部件的參數(shù)化設(shè)計。具體的研究內(nèi)容和工作包括：
　　1、分析FT-MT2 IP核的組成及各個部件功能特性，實現(xiàn)其總體設(shè)計。對DSP IP核的關(guān)鍵部件FMA

3、C進行設(shè)計優(yōu)化，實驗結(jié)果表明其達到加快速度、縮小面積和降低功耗的優(yōu)化目的，完成對FT-MT2 IP核的時序優(yōu)化工作并對綜合結(jié)果做簡要分析。
　　2、根據(jù)FT-MT2 IP核結(jié)構(gòu)與應(yīng)用需求，設(shè)計了FT-MT2 IP核的參數(shù)化方案并對可實現(xiàn)參數(shù)化設(shè)計的性能參數(shù)進行提取。遵循VSIA標準，為FT-MT2 IP核提出一套標準的可交付項。
　　3、根據(jù)FT-MT2IP核設(shè)計需求，提取FT-MT2 IP核的L1DCache容量為設(shè)計參數(shù)

4、，對其實現(xiàn)了參數(shù)化設(shè)計，容量參數(shù)可配置為16KB/32KB/64KB，并對參數(shù)化后的設(shè)計進行了性能評估。根據(jù)IP核設(shè)計需求，基于FT-MT2內(nèi)核原型系統(tǒng)，對其AM進行了參數(shù)化設(shè)計，提取其向量存儲體 BANK容量及向量運算單元個數(shù)為設(shè)計參數(shù)，實現(xiàn)了24KB、48KB、96 KB、192KB、384KB、768KB總?cè)萘靠蓞?shù)配置的AM設(shè)計，并對完成的參數(shù)化設(shè)計進行了性能評估。
　　4、制定了FT-MT2 IP核的驗證流程，并對驗證環(huán)