網(wǎng)絡(luò)處理器中SDRAM存儲器接口模塊設(shè)計(jì)研究.pdf

1、當(dāng)前計(jì)算機(jī)網(wǎng)絡(luò)的用戶數(shù)目與連接帶寬的迅速增長，導(dǎo)致了對網(wǎng)絡(luò)處理器性能不斷增長的需求，“存儲器墻”的問題已經(jīng)成為處理器性能提高的關(guān)鍵。網(wǎng)絡(luò)處理器外接SDRAM用于存儲較大的網(wǎng)絡(luò)數(shù)據(jù)包以及指令代碼，SDRAM控制器主要用于控制內(nèi)部多處理器對外接SDRAM進(jìn)行訪問，將處理器命令翻譯成SDRAM操作命令，時(shí)序要求復(fù)雜。
　　 不同于常規(guī)的單核SDRAM控制器，本文設(shè)計(jì)的SDRAM控制器主要是面向網(wǎng)絡(luò)處理中異構(gòu)并行多處理器對外接SDRAM

2、的資源共享，單一的仲裁算法已經(jīng)很難滿足系統(tǒng)性能要求，為實(shí)現(xiàn)異構(gòu)多核處理器對SDRAM公平有效及時(shí)的訪問，本文采用了分層優(yōu)先仲裁機(jī)制，總體層面上采用了固定優(yōu)先級和時(shí)分復(fù)用法相結(jié)合的分層仲裁算法，另外為提高SDRAM訪問效率，又加入動(dòng)態(tài)仲裁算法機(jī)制，提供奇數(shù)和偶數(shù)兩個(gè)命令隊(duì)列，實(shí)現(xiàn)SDRAM預(yù)充電時(shí)間的隱藏。
　　 另外針對以太網(wǎng)幀長以及多核處理器系統(tǒng)中不可忽視的總線延遲和多核指令排隊(duì)延遲的特點(diǎn)設(shè)計(jì)了基于指令控制的塊數(shù)據(jù)傳輸機(jī)制，通