JTAG的設(shè)計(jì)與研究.pdf

1、邊界掃描技術(shù)是符合IEEE規(guī)范的一種測(cè)試方法，JTAG設(shè)計(jì)的實(shí)現(xiàn)降低了測(cè)試的復(fù)雜度、提高了質(zhì)量及縮短面市時(shí)間。適合進(jìn)行超大規(guī)模集成電路的測(cè)試。同時(shí)，JTAG以采用更小的體積而提供更強(qiáng)的功能的優(yōu)勢(shì)，主要應(yīng)用到集成電路設(shè)計(jì)和測(cè)試驗(yàn)證的開發(fā)研究方面，但實(shí)現(xiàn)邊界掃描技術(shù)需要超出7﹪的附加芯片面積，同時(shí)增加了連線數(shù)目，且工作速度有所下降，這些問題有待解決。 本文通過對(duì)JTAG標(biāo)準(zhǔn)和技術(shù)內(nèi)容的研究，對(duì)JTAG在SoC器件中的應(yīng)用結(jié)構(gòu)進(jìn)行了分

2、析，提出了相應(yīng)的簡(jiǎn)化措施，以此為據(jù)，設(shè)計(jì)了可用于芯片測(cè)試的嵌入式JTAG模塊(IP軟核)，所設(shè)計(jì)的JTAG模塊具有結(jié)構(gòu)簡(jiǎn)單、技術(shù)齊全、支持廣泛、測(cè)試設(shè)計(jì)靈活、高精度故障定位等特征，可廣泛用于SoC器件的設(shè)計(jì)。本文通過一定的理論研究，給出了一種實(shí)現(xiàn)JTAG結(jié)構(gòu)的具體方法，首次分析了如何選擇掃描鏈的數(shù)量與長(zhǎng)度的方法與原則，并對(duì)測(cè)試功耗進(jìn)行了分析。本文的特點(diǎn)是緊扣IEEEl149.1標(biāo)準(zhǔn)，并對(duì)JTAG進(jìn)行RTL級(jí)建模和仿真以及首次對(duì)JTAG指