存儲(chǔ)器測(cè)試技術(shù)及其在質(zhì)量檢驗(yàn)中的應(yīng)用研究.pdf

1、電子元器件的質(zhì)量特別是存儲(chǔ)器的質(zhì)量直接關(guān)系到電子設(shè)備研制的可靠性水平。因此，在上機(jī)之前對(duì)所有的存儲(chǔ)器必須進(jìn)行嚴(yán)格的測(cè)試和檢驗(yàn)。但隨著超深亞微米等技術(shù)的應(yīng)用使得電路的集成度日益增高，大規(guī)模數(shù)字集成電路的測(cè)試難度越來(lái)越大。隨著質(zhì)量體系認(rèn)證工作的日益深入開(kāi)展，國(guó)內(nèi)很多電子設(shè)備研制單位通常配備了成套數(shù)字集成電路及其它電子元器件的檢驗(yàn)測(cè)試系統(tǒng)。但從國(guó)外引進(jìn)的大型測(cè)試系統(tǒng)，往往缺乏針對(duì)入場(chǎng)質(zhì)量檢測(cè)的測(cè)試程序及靈活的測(cè)試適配器。 論文主要針對(duì)

2、以上大型系統(tǒng)本身的缺陷，研究解決辦法。首先，介紹了集成電路主要是存儲(chǔ)器及測(cè)試技術(shù)發(fā)展現(xiàn)狀、趨勢(shì)。論述了存儲(chǔ)器的基本結(jié)構(gòu)、分類(lèi)、故障模式以及其測(cè)試基本原理。然后，研究分析了產(chǎn)生存儲(chǔ)器測(cè)試圖形的各種測(cè)試生成算法，包括齊步法、跳步法、行列走步法等。這些測(cè)試算法，復(fù)雜程度不同，故障覆蓋率也不同，在實(shí)際應(yīng)用中可以適當(dāng)選取。 此外，還對(duì)BIST測(cè)試技術(shù)在存儲(chǔ)器測(cè)試中的應(yīng)用進(jìn)行了探討。存儲(chǔ)器特別是嵌入式DRAM的傳統(tǒng)方法和BIST測(cè)試完全不一

3、樣，BIST測(cè)試方法將成為不僅是存儲(chǔ)器而是整個(gè)集成電路的主流測(cè)試技術(shù)。因?yàn)?，隨著微電子工藝和技術(shù)以及通信技術(shù)的發(fā)展，特別是半導(dǎo)體存儲(chǔ)器、中央微處理器、數(shù)字信號(hào)處理器和可編程邏輯器件的需求量越來(lái)越大，性能要求也越來(lái)越高。但是，隨著系統(tǒng)芯片的日益普及，測(cè)試成本正呈現(xiàn)出增加的趨勢(shì)。為了保持較低的測(cè)試成本，未來(lái)的測(cè)試將會(huì)是完全BIST，它已經(jīng)在存儲(chǔ)器測(cè)試、通信系統(tǒng)測(cè)試等方面與掃描測(cè)試結(jié)合并成功應(yīng)用，它的優(yōu)勢(shì)已經(jīng)突顯出來(lái)?；贐IST的測(cè)試技術(shù)的

4、發(fā)展和完善是VLSI制造業(yè)面臨的一項(xiàng)重要課題。 最后，針對(duì)現(xiàn)有測(cè)試系統(tǒng)在質(zhì)量檢驗(yàn)測(cè)試中的不足，我們結(jié)合測(cè)試?yán)碚撗芯?，探討解決方案，并把測(cè)試?yán)碚搼?yīng)用到已有的存儲(chǔ)器測(cè)試系統(tǒng)中，進(jìn)行測(cè)試程序開(kāi)發(fā)，并設(shè)計(jì)開(kāi)發(fā)了大量測(cè)試適配器，解決了工程應(yīng)用急需的各種存儲(chǔ)器質(zhì)量檢驗(yàn)測(cè)試難題。 經(jīng)過(guò)實(shí)驗(yàn)對(duì)比與驗(yàn)證，經(jīng)重新開(kāi)發(fā)設(shè)計(jì)的測(cè)試適配器以及開(kāi)發(fā)的測(cè)試程序達(dá)到了預(yù)定目標(biāo)，解決了工程應(yīng)用中的難題，取得良好的科研與經(jīng)濟(jì)效益，受到某部項(xiàng)目驗(yàn)收組的充分肯