半導體光刻工藝中圖形缺陷問題的研究及解決.pdf

1、在摩爾定律的指引下,半導體工藝的發(fā)展經(jīng)歷了從0.35微米到0.25微米,0.18微米,0.13微米,直到現(xiàn)在國內大量生產(chǎn)的最先進的工藝0.09微米,同時0.045微米也正處在積極研發(fā)試驗當中。而國際上Intel等公司正在將技術節(jié)點向0.022微米推進。
　　 在半導體集成電路制作過程中,光刻工藝是非常重要的一道工序。它的重要性在于準確定義集成電路的圖形尺寸,以及前后層之間的對準。光刻工藝的好壞,對后道制程中蝕刻(Etching)

2、、離子注入(IonImplantation)等工藝的準確進行至關重要。
　　 在光刻工藝過程中,有幾個比較重要的衡量規(guī)格參數(shù):關鍵尺寸CD(CriticalDimension),層對準度(Ovetlay),圖形缺陷(Defect)。其中,CD和Overlay水平主要決定于曝光工序的參數(shù),如能量,對準度等。而圖形缺陷水平則大多數(shù)決定于一些環(huán)境參數(shù)或者Track工藝參數(shù)。在光刻工藝發(fā)展的過程中,除了對線條定義的要求越來越嚴格,對圖形

3、缺陷的控制也越來越苛刻。
　　 本文的研究方向主要對以下幾種典型圖形缺陷的機理進行研究,并對工藝參數(shù)角度進行試驗和調整優(yōu)化從而改善缺陷水平。
　　 1.線條剝離的問題研究與解決
　　 在光刻尤其是線條特征圖形(Line/Space)完成之后,經(jīng)常發(fā)生圖形剝離的現(xiàn)象(linepeeling),尤其是較易發(fā)生在CD比較小的圖形區(qū)域。而且剝離的圖形經(jīng)常會在顯影之后易被沖刷到非缺陷圖形區(qū)域,造成后道蝕刻時部分區(qū)域被過蝕刻

4、,而部分區(qū)域會欠蝕刻。
　　 本文的研究對于最基本的粘附力不足引起的圖形剝離現(xiàn)象,探討HMDS的中文(HMDS)的引用及應用條件的優(yōu)化,在不影響整體產(chǎn)能的前提下,提高圖形附著力從而減少圖形剝離的發(fā)生機率。
　　 2.ESCAP型光阻由于PEB延遲導致缺陷的研究和改善
　　 對ESCAP光阻,有其明顯的制程優(yōu)勢,(EtchResistance好,FilmLoss少,制程更穩(wěn)定),但由于其PFB敏感度比較高,對環(huán)境更

5、加敏感度,導致它比Acetal型光阻更易受到PEB工藝參數(shù)和環(huán)境的影響。
　　 針對此部分,本文著重研究曝光前烘(PEB)延遲發(fā)生的機理及相關現(xiàn)象,通過優(yōu)化環(huán)境調整工藝及生產(chǎn)參數(shù)達到對延遲的消除,從而消除相應的缺陷。
　　 3.前道制程污染所致圖形底部缺陷的研究和改善
　　 光刻作為圖形部門,在工藝完成后會設相關的檢查工序。而很多前制程的問題會直至光刻結束才暴露出來,并且對光刻造成比較大的影響。
　　 通