異步時序電路中的亞穩(wěn)態(tài)設計與分析.pdf_第1頁
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文檔簡介

1、在現(xiàn)代IC、ASIC以及FPGA設計中，許多軟件程序可以幫助工程師建立幾百萬門的電路，但這些程序都無法解決信號同步問題。設計者需要了解可靠的設計技巧，以減少電路在跨時鐘域通信時的故障風險。設計數字電路時同步是非常重要的，特別當要輸入一個信號到一個同步電路中，但是該信號由另一個時鐘驅動時，這是要在接口處采取一些措施，使輸入的異步信號同步化，否則電路將無法正常工作，因為輸入端很可能出現(xiàn)亞穩(wěn)態(tài)（Meta-stability），導致采樣錯誤。本

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