基于邊界掃描的處理器測(cè)試分析與研究.pdf

1、由于奔騰處理器功能同趨復(fù)雜，性能不斷提高，處理器測(cè)試的成本和覆蓋率面臨很嚴(yán)重的挑戰(zhàn)。本項(xiàng)目針對(duì)處理器不同單元研究了基于邊界掃描的可測(cè)性設(shè)計(jì)方法，并開發(fā)相關(guān)測(cè)試程序，完成處理器的測(cè)試工作。 本論文一共分為七章。第一章引入了可測(cè)性設(shè)計(jì)的概念，并介紹了邊界掃描設(shè)計(jì)和IEEE1149．1標(biāo)準(zhǔn)，之后幾章的可測(cè)性設(shè)計(jì)都基于此標(biāo)準(zhǔn)進(jìn)行開發(fā)。第二章針對(duì)時(shí)序電路介紹了掃描鏈的可測(cè)性設(shè)計(jì)。掃描鏈?zhǔn)前褧r(shí)序單元前后串接然后灌入測(cè)試代碼進(jìn)行串行測(cè)試的一種

2、方法。可以有效地檢測(cè)出時(shí)序電路存在的缺陷。第三章介紹了針對(duì)處理器緩存開發(fā)的DAT測(cè)試和PBIST測(cè)試，并對(duì)兩種測(cè)試的性能進(jìn)行了比較，針對(duì)不同的緩存單元選取不同的測(cè)試方法完成測(cè)試。第四章講述了交流參數(shù)時(shí)序測(cè)試。此測(cè)試?yán)眯酒斎搿⑤敵龉苣_內(nèi)部結(jié)構(gòu)完成交流參數(shù)時(shí)序的自測(cè)試。從而解決了由于處理器外頻速度的不斷提高而由測(cè)試設(shè)備的局限所帶來的瓶頸。從而實(shí)現(xiàn)降低芯片的測(cè)試成本。第五章介紹了針對(duì)邏輯電路的結(jié)構(gòu)化功能測(cè)試。結(jié)構(gòu)化功能測(cè)試對(duì)邏輯電路進(jìn)行分