基于SoC的邊界掃描測(cè)試硬件系統(tǒng)的設(shè)計(jì).pdf

1、邊界掃描測(cè)試技術(shù)是一種可測(cè)性設(shè)計(jì)技術(shù)，可用于實(shí)現(xiàn)芯片級(jí)、板級(jí)甚至系統(tǒng)級(jí)的電路測(cè)試和故障診斷。隨著集成電路設(shè)計(jì)和制造工藝的不斷進(jìn)步，邊界掃描測(cè)試技術(shù)正得到越來(lái)越多的關(guān)注。但由于目前國(guó)內(nèi)缺乏標(biāo)準(zhǔn)的測(cè)試平臺(tái)，利用邊界掃描測(cè)試機(jī)制進(jìn)行電路測(cè)試和診斷還較為少見。 本文在分析邊界掃描測(cè)試技術(shù)的基本原理及IEEEll49．1標(biāo)準(zhǔn)的基礎(chǔ)上，提出并討論了一種基于SoC的邊界掃描測(cè)試硬件系統(tǒng)的設(shè)計(jì)方案。根據(jù)設(shè)計(jì)流程，首先將邊界掃描測(cè)試硬件系統(tǒng)劃分成

2、邊界掃描主控器、通信控制模塊和測(cè)試存儲(chǔ)器模塊三個(gè)部分，其中邊界掃描主控器是該系統(tǒng)的核心部分，又可以細(xì)分為CPU和邊界掃描接口兩個(gè)模塊。然后利用QuartuslI軟件對(duì)各模塊進(jìn)行設(shè)計(jì)、綜合、仿真，最后下載到FPGA芯片中進(jìn)行調(diào)試。調(diào)試結(jié)果表明，該測(cè)試硬件系統(tǒng)產(chǎn)生的測(cè)試信號(hào)完全滿足IEEEll49．1標(biāo)準(zhǔn)的時(shí)序要求，可用于集成電路和印制電路板的邊界掃描測(cè)試。 本課題利用Altera公司的Nios開發(fā)板作為硬件開發(fā)平臺(tái)，借助Quart