SystemC在AES算法IP核設(shè)計(jì)中的應(yīng)用.pdf

1、本文是采用基于系統(tǒng)級(jí)描述語(yǔ)言SystemC設(shè)計(jì)流程的設(shè)計(jì)方法，對(duì)AES加密算法IP核設(shè)計(jì)的嘗試。研究在集成電路設(shè)計(jì)中，尤其是在中小型IP核設(shè)計(jì)領(lǐng)域，引入SystemC的設(shè)計(jì)方法與用C語(yǔ)言進(jìn)行系統(tǒng)描述的傳統(tǒng)設(shè)計(jì)方法的差別以及可能遇到的問(wèn)題，探索SystemC在SoC時(shí)代在設(shè)計(jì)中帶來(lái)的新的理念和變化。這里僅限于對(duì)系統(tǒng)設(shè)計(jì)部分以及系統(tǒng)設(shè)計(jì)向RTL設(shè)計(jì)的轉(zhuǎn)換，并不涉及SystemC的RTL設(shè)計(jì)，驗(yàn)證以及軟硬件協(xié)同設(shè)計(jì)方面的研究。 在設(shè)計(jì)

2、過(guò)程中，采用正向設(shè)計(jì)方法，進(jìn)行系統(tǒng)整體結(jié)構(gòu)以及各個(gè)分模塊設(shè)計(jì)，系統(tǒng)級(jí)采用SystemC與C語(yǔ)言，RTL級(jí)采用VerilogHDL。最后的工作完成了AES算法IP核的前端設(shè)計(jì)，實(shí)現(xiàn)了3種不同長(zhǎng)度密鑰的加解密功能。主要使用了Altera公司的QuartusⅡ5.0集成開(kāi)發(fā)工具和在StratixⅡ的FPGA平臺(tái)進(jìn)行了FPGA綜合，布局布線和時(shí)序仿真，達(dá)到了預(yù)期的效果。 在今后的工作中，希望能夠在此基礎(chǔ)上形成一套適合于實(shí)際情況使用的利用