SystemC在AES算法IP核設(shè)計中的應(yīng)用.pdf

1、本文是采用基于系統(tǒng)級描述語言SystemC設(shè)計流程的設(shè)計方法，對AES加密算法IP核設(shè)計的嘗試。研究在集成電路設(shè)計中，尤其是在中小型IP核設(shè)計領(lǐng)域，引入SystemC的設(shè)計方法與用C語言進行系統(tǒng)描述的傳統(tǒng)設(shè)計方法的差別以及可能遇到的問題，探索SystemC在SoC時代在設(shè)計中帶來的新的理念和變化。這里僅限于對系統(tǒng)設(shè)計部分以及系統(tǒng)設(shè)計向RTL設(shè)計的轉(zhuǎn)換，并不涉及SystemC的RTL設(shè)計，驗證以及軟硬件協(xié)同設(shè)計方面的研究。 在設(shè)計

2、過程中，采用正向設(shè)計方法，進行系統(tǒng)整體結(jié)構(gòu)以及各個分模塊設(shè)計，系統(tǒng)級采用SystemC與C語言，RTL級采用VerilogHDL。最后的工作完成了AES算法IP核的前端設(shè)計，實現(xiàn)了3種不同長度密鑰的加解密功能。主要使用了Altera公司的QuartusⅡ5.0集成開發(fā)工具和在StratixⅡ的FPGA平臺進行了FPGA綜合，布局布線和時序仿真，達到了預(yù)期的效果。 在今后的工作中，希望能夠在此基礎(chǔ)上形成一套適合于實際情況使用的利用