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1、上海大學(xué)碩士學(xué)位論文CMOSPLL時(shí)鐘發(fā)生器的研究和設(shè)計(jì)姓名：余建軍申請(qǐng)學(xué)位級(jí)別：碩士專業(yè)：微電子學(xué)與固體電子學(xué)指導(dǎo)教師：汪東旭20070201上海大學(xué)碩士學(xué)位論文ABSTRACTThecontinuingdevelopmentofdigitaltelevisionandcommunicationtechnologyincreasinglyimpmv囂therequirementsforthefrequencystabilityfreq
2、uencyrange，spectrumpurityandthenumberofoutput五iequencyThereforethefrequencysynthesistechnologyhasbeenwildlyusedthesedaysTheresearchsubjectofthispapertheclockgeneratorintendedtobeusedinnetworkdevicesandTVsettop，hasthecons
3、iderablemarketvalueFurthermorethechallengingdesigntaskandpromisingmarketsharealsomakethefrequencysynthesizeroneofthepopularresearchsubjectsTheclockgeneratorwhichwaspresentedinthispaperanddesignedusing035umCMOStechnologyo
4、utputsixfrequenciessuchas133MHZ，100MHz，66MHz，50MHz，33MHzand25MHzThereferencefrequencyWas25MHzTwoDFFwereemployedinthephasefrcquencydetectorandadelayunitWasinsertedintotheresettinglooptoeliminatethedeadzoneinPFDThechargepu
5、mp，biasedbyareferencecurrentsourccandawideswingcurrentmirrorchargedordischargedthecapacitorwiththestablecurrentof30uAThefactorssuchasthechargesharingtheclockfeedthroughandthemismatchofcurrentwerethoroughlyconsideredinthi
6、sdesignAlotofmeasureswcl“eadoptedtoimprovetheperformanceofchargepump，forinstancethereplacementofswitchtransistorswithtrausmissiongatesandthereplacementofsinglesignaldrivingthechargepumpwiththecomplementarysignalsofUPandD
7、NHelpedwiththetoolsofMatlab／Simulinkthepoleandzeroofthe2“orderLPFinthisdesignwerecarefullyandpromptlysettomakethephasemarginofPLLsystemgreaterthan60degreeComposedofthedifferentialdelaystageswithpositivefeedbackloops，theR
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