基于PC+ASTRO的深亞微米布局布線流程研究.pdf

1、集成電路規(guī)模的不斷增大，集成工藝不斷進(jìn)步，對集成電路的設(shè)計(jì)方法提出了更高要求。在深亞微米工藝下，由于互連延時在總延時中所占比重加大，連線間距及供電電壓的減小，使得時序、信號完整性問題成為影響集成電路后端設(shè)計(jì)的主要因素。如何預(yù)測并能夠真實(shí)反映這些深亞微米效應(yīng)，需要一個簡單的、可重復(fù)的已定義好的后端設(shè)計(jì)流程。 集成電路后端設(shè)計(jì)的主要任務(wù)是布局布線，本文課題的研究方向是基于PC+Astro的深亞微米布局布線流程。PC即物理綜合(Phy

2、sicalCompiler)，它和Astro同是Synopsys公司的集成電路后端設(shè)計(jì)工具：前者側(cè)重于標(biāo)準(zhǔn)單元布局，后者優(yōu)側(cè)重于時鐘樹綜合和布線。本文利用其各自優(yōu)點(diǎn)，在布局規(guī)劃、布局、時鐘樹綜合及布線等后端設(shè)計(jì)階段分別使用。本文首先總結(jié)了后端設(shè)計(jì)中的主要延時模型、Astro寄生參數(shù)提取及時序優(yōu)化。然后針對工程中心研發(fā)的SoC芯片Garfield，提出了其在SMIC(中芯國際)0.18μm工藝下使用PhysicalCompiler和Ast

3、ro后端設(shè)計(jì)的流程。使用PC+Astro建立GarfieldSMIC后端設(shè)計(jì)的四個步驟是本文的重點(diǎn)：在Astro中布局規(guī)劃，進(jìn)行手工擺放硬IP位置，模擬模塊和數(shù)字模塊分開及基于電壓降和電遷移的電源/地布線；在PC中布局，運(yùn)用命令physopt進(jìn)行時序和擁塞驅(qū)動的標(biāo)準(zhǔn)單元布局，同時考慮了芯片的性能和可布線性；在Astro中時鐘樹綜合及布線，考慮到門控單元的時鐘樹綜合方法使得時鐘樹綜合后芯片的最高運(yùn)行頻率可達(dá)100MHZ，分布式的布線方式可