深亞微米工藝下串?dāng)_優(yōu)化的布線算法分析與實現(xiàn).pdf

1、隨著超大規(guī)模集成電路向深亞微米工藝的發(fā)展，高速度、高集成度、低功耗成為當(dāng)今集成電路的主要特點。設(shè)計如此高性能的芯片使我們面臨新的挑戰(zhàn)，總結(jié)起來有兩點：速度越來越快，尺寸越來越?。幌到y(tǒng)越來越復(fù)雜，同時要求系統(tǒng)更加穩(wěn)定。這使得在低速系統(tǒng)設(shè)計中的二級效應(yīng)上升為主要矛盾，其中的信號完整性問題成為最突出的因素之一。 隨著集成電路工藝尺寸的減小，互連線之間靠的更近。此外線寬的減小，也使得線間距相對于厚度越來越小，如同一堵又高又窄的墻，線間的

2、耦合電容甚至超過了它們的對地電容。耦合電容對電路的影響主要表現(xiàn)在兩個方面：耦合電容引起串?dāng)_噪聲(crosstalk noise)，嚴(yán)重的時候會造成鄰近線網(wǎng)上傳播的信號出現(xiàn)邏輯錯誤；耦合電容引起串?dāng)_時延(crosstalk delay)，增大了信號傳播的時間延遲，造成setup time violation或者h(yuǎn)old time violation。正是上述原因，人們在不斷的研究減小串?dāng)_的布線算法。 文中，我們首先分析了計算串?dāng)_延

3、遲和串?dāng)_噪聲的數(shù)學(xué)模型。隨后在分析比較減小串?dāng)_的非曼哈頓結(jié)構(gòu)布線算法及曼哈頓結(jié)構(gòu)布線算法的基礎(chǔ)上，提出一種無網(wǎng)格減小串?dāng)_的布線算法，該算法基于把水平網(wǎng)段分為各子段，以取得更好的攝動效果。我們詳細(xì)分析了算法的數(shù)學(xué)模型、實現(xiàn)過程及算法的時間復(fù)雜度和空間復(fù)雜度，認(rèn)為它是可行的。我們可以看到實現(xiàn)的算法同時考慮了垂直網(wǎng)段和水平網(wǎng)段對串?dāng)_的影響，在取得較好的優(yōu)化結(jié)果的同時，其執(zhí)行速度相比較文獻中的算法快很多。最后我們從兩個不同方面對實現(xiàn)的算法作了測