數(shù)字集成電路設(shè)計(jì)與分析

1、問(wèn)答：?jiǎn)柎穑篜ointoutdesignobjectsinthefiguresuchas:designcellreferenceptpinthenwriteacommtoset5toADesign:topReference:ADDDFFCell:U1U2Pt:ABclksumPin:ABDQ:ABSINSet_load5[get_sA]whydowenotchoosetooperateallourdigitalcircuitsatthe

2、selowsupplyvoltages答：答：1）不加區(qū)分地降低電源電壓雖然對(duì)減少能耗能正面影響，但它絕對(duì)會(huì)使門的延時(shí)加大）不加區(qū)分地降低電源電壓雖然對(duì)減少能耗能正面影響，但它絕對(duì)會(huì)使門的延時(shí)加大2）一旦電源電壓和本征電壓（閾值電壓）變得可比擬，）一旦電源電壓和本征電壓（閾值電壓）變得可比擬，DC特性對(duì)器件參數(shù)（如晶體管特性對(duì)器件參數(shù)（如晶體管閾值）的變化就變得越來(lái)越敏感閾值）的變化就變得越來(lái)越敏感3）降低電源電壓意味著減少信號(hào)擺幅。雖

3、然這通?？梢詭椭鷾p少系統(tǒng)的內(nèi)部噪聲）降低電源電壓意味著減少信號(hào)擺幅。雖然這通?？梢詭椭鷾p少系統(tǒng)的內(nèi)部噪聲（如串?dāng)_引起的噪聲），但它也使設(shè)計(jì)對(duì)并不減少的外部噪聲源更加敏感）（如串?dāng)_引起的噪聲），但它也使設(shè)計(jì)對(duì)并不減少的外部噪聲源更加敏感）問(wèn)道題：?jiǎn)柕李}：1.CMOS靜態(tài)電路中，上拉網(wǎng)絡(luò)為什么用PMOS下拉網(wǎng)絡(luò)為什么用NMOS管2.什么是亞閾值電流，當(dāng)減少VT時(shí)，VGS=0時(shí)的亞閾值電流是增加還是減少？3.什么是速度飽和效應(yīng)4.CMOS電壓

4、越低，功耗就越少？是不是數(shù)字電路電源電壓越低越好，為什么？5.如何減少門的傳輸延遲？P2036.CMOS電路中有哪些類型的功耗？7.什么是襯墊偏置效應(yīng)。8.gatetochannelcapacitanceCGC包括哪些部分VirSim有哪幾類窗口36.GiventhedatainTable0.1fashtchannelNMOStransistwithVDSAT=0.6Vk′=100AV2calculateVT0γλ2|φf(shuō)|WL:0(2

5、2)SBffVtVtV???????由4&5和00.44VtV?可以計(jì)算出和20.6fV??120.3V??21297[()]2DSATDGStDSATVWIAkVVVL?????得到WL=1.537GivenTable0.2thegoalistoderivetheimptantdeviceparametersfromthesedatapoints.Asthemeasuredtransistisprocessedinadeepsubmc

6、irontechnologythe‘unifiedmodel’holds.FromthematerialconstantswealsocoulddeterminethatthesaturationvoltageVDSATequals1V.Youmayalsoassumethat2ΦF=0.6V.NOTE:TheparametervaluesonTable3.3doNOTholdfthisproblem.a.Isthemeasuredtr

7、ansistaPMOSanNMOSdeviceExplainyouranswer.b.DeterminethevalueofVT0.c.Determineγ.d.Determineλ.e.Giventheobtainedanswersdeterminefeachofthemeasurementstheoperationregionofthetransist(choosefromcutoffresistivesaturatedveloci