數(shù)字集成電路低功耗優(yōu)化設(shè)計(jì)研究.pdf

1、隨著集成電路制造技術(shù)的飛速發(fā)展，芯片的集成度和速度不斷提高，但是單位面積上的功耗卻一直呈現(xiàn)上升趨勢(shì)。功耗己經(jīng)成為所有IC設(shè)計(jì)者必須考慮的因素，對(duì)功耗進(jìn)行優(yōu)化是目前每個(gè)IC設(shè)計(jì)企業(yè)必不可少的環(huán)節(jié)。論文主要對(duì)數(shù)字集成電路功耗的來(lái)源和優(yōu)化方法進(jìn)行了研究，分別從系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)、邏輯門(mén)級(jí)、版圖級(jí)以及電路級(jí)分析了低功耗的優(yōu)化方法，并使用Synopsys公司的Design Compiler和Prime Power分析工具對(duì)具體電路綜合后

2、面積和功耗的優(yōu)化效果進(jìn)行分析，得到可靠的優(yōu)化數(shù)據(jù)來(lái)指導(dǎo)數(shù)字集成電路的設(shè)計(jì)。 論文首先闡述了低功耗優(yōu)化設(shè)計(jì)的研究背景，綜述了國(guó)內(nèi)外低功耗技術(shù)在數(shù)字集成電路設(shè)計(jì)中的發(fā)展和現(xiàn)狀。其次，分析了實(shí)用的功耗估計(jì)和優(yōu)化的方法。其中主要對(duì)門(mén)級(jí)和寄存器傳輸級(jí)(RTL)的低功耗優(yōu)化方法進(jìn)行了論述，并通過(guò)對(duì)具體的電路進(jìn)行實(shí)驗(yàn)得到了各種方法的實(shí)際優(yōu)化效果。在門(mén)級(jí)的低功耗優(yōu)化中，對(duì)單元映射和公因子提取這兩種優(yōu)化方法進(jìn)行了具體電路的EDA實(shí)現(xiàn)，得到了簡(jiǎn)單邏

3、輯電路單元映射到基于TSMC0.18um工藝的標(biāo)準(zhǔn)單元的優(yōu)化效果。在寄存器傳輸級(jí)的低功耗優(yōu)化中，對(duì)門(mén)控時(shí)鐘的優(yōu)化方法進(jìn)行了具體電路的EDA實(shí)現(xiàn)，得到了門(mén)控時(shí)鐘對(duì)于一般電路的優(yōu)化效果。論文還說(shuō)明了代碼風(fēng)格優(yōu)化對(duì)數(shù)字集成電路綜合后面積、功耗等因素的影響。最后，論文對(duì)數(shù)字集成電路有限狀態(tài)機(jī)的低功耗設(shè)計(jì)方法進(jìn)行了闡述，分析了有限狀態(tài)機(jī)采用各種優(yōu)化方法綜合后面積和功耗的優(yōu)化效果，得到了有限狀態(tài)機(jī)的一般優(yōu)化方法。 最后對(duì)論文工作進(jìn)行了總結(jié)，