數(shù)字集成電路低功耗優(yōu)化設(shè)計研究.pdf

1、隨著集成電路制造技術(shù)的飛速發(fā)展，芯片的集成度和速度不斷提高，但是單位面積上的功耗卻一直呈現(xiàn)上升趨勢。功耗己經(jīng)成為所有IC設(shè)計者必須考慮的因素，對功耗進行優(yōu)化是目前每個IC設(shè)計企業(yè)必不可少的環(huán)節(jié)。論文主要對數(shù)字集成電路功耗的來源和優(yōu)化方法進行了研究，分別從系統(tǒng)級、算法級、寄存器傳輸級、邏輯門級、版圖級以及電路級分析了低功耗的優(yōu)化方法，并使用Synopsys公司的Design Compiler和Prime Power分析工具對具體電路綜合后

2、面積和功耗的優(yōu)化效果進行分析，得到可靠的優(yōu)化數(shù)據(jù)來指導(dǎo)數(shù)字集成電路的設(shè)計。 論文首先闡述了低功耗優(yōu)化設(shè)計的研究背景，綜述了國內(nèi)外低功耗技術(shù)在數(shù)字集成電路設(shè)計中的發(fā)展和現(xiàn)狀。其次，分析了實用的功耗估計和優(yōu)化的方法。其中主要對門級和寄存器傳輸級(RTL)的低功耗優(yōu)化方法進行了論述，并通過對具體的電路進行實驗得到了各種方法的實際優(yōu)化效果。在門級的低功耗優(yōu)化中，對單元映射和公因子提取這兩種優(yōu)化方法進行了具體電路的EDA實現(xiàn)，得到了簡單邏

3、輯電路單元映射到基于TSMC0.18um工藝的標(biāo)準(zhǔn)單元的優(yōu)化效果。在寄存器傳輸級的低功耗優(yōu)化中，對門控時鐘的優(yōu)化方法進行了具體電路的EDA實現(xiàn)，得到了門控時鐘對于一般電路的優(yōu)化效果。論文還說明了代碼風(fēng)格優(yōu)化對數(shù)字集成電路綜合后面積、功耗等因素的影響。最后，論文對數(shù)字集成電路有限狀態(tài)機的低功耗設(shè)計方法進行了闡述，分析了有限狀態(tài)機采用各種優(yōu)化方法綜合后面積和功耗的優(yōu)化效果，得到了有限狀態(tài)機的一般優(yōu)化方法。 最后對論文工作進行了總結(jié)，