0.5微米光罩式只讀存儲器工藝導入研究及良率提升

1、目 錄摘 要 ..… ‘ .… … ， ...................… … ， ， .................… … 1A b s t r a c t . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . … … ， . 。3引言.....................

2、.....................................… … 5第一章 半導體器件相關理論....................................… … 7第 一節(jié) 電子 的性 質 ........................................… … 7第 二節(jié) 雜質 半導 體 ........................................… … 9第 三 節(jié) PN

3、 結基本 原理 ....................................… … n第 四節(jié) 半 導體 表 面 .......................................… … 14第 五節(jié) 表面 勢...........................................… … 16第六節(jié) MOS 場效應 晶體管 的基本特性 .......................… … 17第 七

4、節(jié) 光 罩式只讀存儲 器 (MaskROM ) 工作 原理 .............… … 21第 二章 光 罩式只讀存儲 器新 工 藝 的導入 .........................… … 23第 一 節(jié) 光 罩相 關信 息.....................................… … 23第 二 節(jié) 工 藝流 程 .........................................… …

5、 25第三節(jié) 重 點工藝條件 的建立...............................… … 37第 三 章 良率提 升 .............................................… … 48第 一節(jié) 電性參數(shù) RSBN+與 良率 的相 關性 ....................… … 48第 二節(jié) GatePo ly 、Spaeer 和 Contaet 蝕 刻 與 良率 的相 關 性 .

6、..… … 55第三節(jié) V ial 蝕刻 與 良率 的相關性 ..........................… … 64第 四節(jié) 器件 電性參數(shù)與 良率 的相關性 .......................… … 68第 五 節(jié) 良率提 升 總 結......… … ， ........................… … 71第 四章 可 靠 性 驗 證 ..................................

7、.........… … 72第 五 章 結 論 .............................· · · · · · · · · · · · · · · · · · · · … … 78參考 文 獻 .............

8、........................................… … 80致謝 .........................................................… … 82間隙壁蝕 刻 (SpaeerEtCh ) 和接 觸孔蝕刻 (ContaCtEtCh ) 有 關 ，這 3 步工 藝效果 的疊加 ，使源 、漏 極 的硅 消耗得較 多 ，從而造成 N 型硅 極 與 P 型硅襯底 的PN

9、 結 的漏 電 ，即位 元線 上產(chǎn) 生 了漏 電，導致 了 bing 失效 。并且這 3 步工 藝 的均勻性 也 不好 。我們重新 調整 了工 藝參數(shù) ，減少 了硅 消耗 ，提 高 了蝕 刻 的均勻性 ，使 bi ng 失效從原來 的 32%減少 到 了 10% ， 良率從 55% 提升到 了 80% 。通 過 電性 參 數(shù) 的 相 關 性 分 析 和 實 驗 驗 證 ，我 們 發(fā) 現(xiàn) 增 加 第 一 層 引洞 蝕 刻(V ialEtc

10、h ) 的時 間 (從 原來 的 300 秒 增 加 到 330 秒 )，能夠 進 一步減 少 bing和 bi n 10 的失效 ，使 b ing 失效從 10%減 少到 3% ，bi n10 從 5%減 少到 4% ， 良率 從80% 提 升 到 了 9既 。通過器件 電性參數(shù) (開啟 電壓 Vt ) 的調整 ，即 NMOS 襯底硼離子注入濃度 定為 l. 6 x lo‘ ， /em ， ，使 NMoS 的 Vt 在 o.85v 左

11、 右 ，PMos 襯 底磷 離子注 入濃度 定為2.75 只 10” /cm Z， 使 PMOS 的 Vt 在一 。 .85 v 左右 ， 我們 可 以把產(chǎn) 品 良率提 升 到 了 96%左 右 。最 后本 文 開展 了產(chǎn) 品可靠 性 驗證 工作 ，獲得 了熱載流 子注入 、開啟 電壓 穩(wěn) 定性 、 電遷移 、柵氧化層完整性和經(jīng) 時擊 穿等各項性 能都非常理想 的結果 。關鍵 詞 : 半導體技術 晶 圓制 造 微 電子中圖分類 號 :